專利名稱：：自識別堆疊晶粒半導(dǎo)體組件的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明大體上涉及半導(dǎo)體裝置，且更明確地說，涉及堆疊晶粒半導(dǎo)體裝置，且涉及用于唯一地識別堆疊晶粒結(jié)構(gòu)內(nèi)的個(gè)別晶粒的方法。
背景技術(shù)：
：半導(dǎo)體裝置通常由硅或砷化鎵晶片通過涉及許多沉積、掩蔽、擴(kuò)散、蝕刻和植入步驟的制造工藝而構(gòu)造。每個(gè)制造流程產(chǎn)生里面形成有許多相同集成電路("IC")裝置的晶片。在制造之后，將所述晶片分成個(gè)別單元或晶粒，其中每個(gè)晶粒包含一個(gè)IC裝置。傳統(tǒng)上，個(gè)別晶粒被包裹在模制物中，且電連接到從模制物突出的引線。最近，多個(gè)晶粒已經(jīng)布置在單個(gè)包裹體中。在一個(gè)此類布置中，兩個(gè)或兩個(gè)以上晶粒垂直對準(zhǔn)，并電互連以形成單個(gè)組件。將以此方式形成的組件稱作使用堆疊晶粒或堆疊晶粒結(jié)構(gòu)。堆疊晶粒結(jié)構(gòu)允許設(shè)計(jì)工程師增加系統(tǒng)的電路密度，即印刷電路板的每單位面積的電路的量。然而，在堆疊晶粒結(jié)構(gòu)內(nèi)，晶粒是可個(gè)別地選擇的這一點(diǎn)可能很重要。舉例來說，當(dāng)多個(gè)存儲器電路晶粒經(jīng)堆疊以形成單個(gè)存儲器組件時(shí)，每個(gè)晶粒被個(gè)別地激活或選擇可能很重要。過去，已經(jīng)通過使用熔絲、反熔絲和再分配層("RDL")重新映射來自堆疊內(nèi)的每個(gè)晶粒的各種控制銷(例如，芯片選擇和/或時(shí)鐘啟用銷)來提供此能力。雖然這些途徑已經(jīng)被證實(shí)是成功的，但它們要求規(guī)定給第一位置的晶粒(例如，堆疊中的最下面的晶粒)與規(guī)定給第二位置的晶粒(例如，堆疊中最上面的晶粒)以不同方式被處理。除以此方式處理晶粒的成本增加之外，彼此不同的晶粒必須被分離，且經(jīng)由制造部分跟蹤系統(tǒng)唯一地跟蹤，從而進(jìn)一步增加了常規(guī)堆疊晶粒裝置的成本。提供經(jīng)改進(jìn)的堆疊晶粒結(jié)構(gòu)將是有益的，所述經(jīng)改進(jìn)的堆疊晶粒結(jié)構(gòu)利用以一致方式制造的晶粒，且其中此類晶粒將能夠自動感測其在堆疊晶粒結(jié)構(gòu)中的位置，使得所述晶粒是可個(gè)別地且唯一地選擇的。
發(fā)明內(nèi)容本發(fā)明提供一種半導(dǎo)體晶粒，其具有適合在堆疊晶粒半導(dǎo)體組件中使用的功能電路和解碼電路。所述解碼電路允許堆疊晶粒結(jié)構(gòu)中的個(gè)別晶粒確定其在所述堆疊中的方位或位置，并作為響應(yīng)于，基于晶粒間連接圖案選擇性地將一個(gè)或一個(gè)以上外部控制信號傳遞到所述解碼電路的相關(guān)聯(lián)的功能電路。因此，可使用根據(jù)本發(fā)明的經(jīng)一致處理或制造的半導(dǎo)體晶粒來組裝堆疊半導(dǎo)體晶粒組件。在一個(gè)實(shí)施例中，根據(jù)本發(fā)明的半導(dǎo)體晶粒包括功能電路，其具有啟用輸入連接；多個(gè)外部控制信號連接，其用于接收晶粒的封裝外部的控制信號；多個(gè)內(nèi)部控制信號輸入連接以及解碼電路。解碼電路又包括第一組輸入，其耦合到外部控制信號輸入連接；第二組輸入，其耦合到內(nèi)部控制信號輸入連接；以及輸出，其耦合到功能電路的啟用輸入連接。解碼電路經(jīng)配置以基于內(nèi)部控制信號輸入連接所提供的信號(其狀態(tài)由晶粒間連接的圖案確定)，將耦合到外部控制信號輸入連接的信號路由到解碼器的輸出(且因此路由到功能電路的啟用輸入連接)。在另一實(shí)施例中，根據(jù)本發(fā)明的多個(gè)己知合格晶粒(knowngooddie)垂直堆疊且電耦合，以提供具有規(guī)定功能性的組件。說明性功能電路包括存儲器陣列，說明性堆疊晶粒組件包括隨機(jī)存取存儲器組件，且說明性外部控制信號包括芯片選擇和時(shí)鐘啟用信號。圖1以框圖形式展示根據(jù)本發(fā)明一個(gè)實(shí)施例的半導(dǎo)體晶粒。圖2以框圖形式展示根據(jù)本發(fā)明一個(gè)實(shí)施例的圖1的解碼電路。圖3以框圖形式展示根據(jù)本發(fā)明另一實(shí)施例的圖1的解碼電路。圖4以框圖形式展示根據(jù)本發(fā)明一個(gè)實(shí)施例的堆疊晶粒組件。具體實(shí)施方式本發(fā)明描述包括一致制造的晶粒的堆疊晶粒結(jié)構(gòu)，所述晶粒自動感測其在所述結(jié)構(gòu)中的位置且可通過規(guī)定控制信號唯一地選擇。呈現(xiàn)以下描述內(nèi)容，以使半導(dǎo)體裝置設(shè)計(jì)和制造領(lǐng)域的技術(shù)人員能夠制作和使用如所主張的本發(fā)明，且在下文所論述的特定實(shí)例的上下文中提供以下描述內(nèi)容，所屬領(lǐng)域的技術(shù)人員將容易明了所述特定實(shí)例的變化。因此，所附權(quán)利要求書不希望受所揭示的實(shí)施例限制，而是應(yīng)符合其與本文所揭示的原理和特征一致的最寬范圍。根據(jù)本發(fā)明，多個(gè)己知合格晶粒經(jīng)堆疊并電耦合以提供具有規(guī)定功能性的組件，其中提供多個(gè)外部控制銷，其允許唯一地選擇/激活堆疊晶粒結(jié)構(gòu)內(nèi)的個(gè)別晶粒。在優(yōu)選實(shí)施方案中，四個(gè)功能相同且一致制造的存儲器晶粒被堆疊且互連。一種類型的示范性存儲器裝置是同步動態(tài)隨機(jī)存取存儲器("SDRAM")裝置，例如由本文件的受讓人設(shè)計(jì)并制造的SDRAM裝置。然而，將了解，這僅構(gòu)成可根據(jù)發(fā)明性概念使用的一種示范性類型的集成電路組件。可在不脫離所主張的主題的精神和范圍的情況下，提供其它類型的集成電路裝置(且不一定是存儲器裝置)。參看圖l，根據(jù)本發(fā)明一個(gè)實(shí)施例的晶粒100包括功能電路105,其具有外部控制連接110和晶粒連接115。舉例來說，功能電路105可實(shí)施靜態(tài)、動態(tài)或快閃存儲器陣列，外部控制連接110可包含芯片選擇和/或時(shí)鐘啟用輸入，且晶粒連接115可包含功率、接地、地址和數(shù)據(jù)信號以及其它控制信號和晶粒測試連接。內(nèi)部控制信號120表示根據(jù)本發(fā)明用來對解碼電路125進(jìn)行供應(yīng)的信號路徑。如本文所使用，"內(nèi)部控制信號"是從目標(biāo)組件內(nèi)的電路(即，從所述組件內(nèi)的個(gè)別晶粒)產(chǎn)生，且由所述電路使用的信號。解碼電路125又控制將外部控制信號110中的哪一(些)外部控制信號供應(yīng)到功能電路105的晶?？刂七B接130(例如，芯片選擇和/或時(shí)鐘啟用連接)。一般來說，根據(jù)本發(fā)明在規(guī)定堆疊晶粒結(jié)構(gòu)組件(例如，存儲器組件)中使用的每個(gè)晶粒(例如，晶粒IOO)可被制造有相同的內(nèi)部控制信號路徑120;解碼電路125;以及外部控制信號110、解碼電路125與晶?？刂七B接130之間的連接。在組件制造期間，堆疊中的第一晶粒及其鄰近晶粒上的內(nèi)部控制信號120之間的連接的圖案確定到達(dá)每個(gè)晶粒上的解碼電路125的輸入。以此方式，且還在下文詳細(xì)描述，解碼電路125根據(jù)晶粒在堆疊結(jié)構(gòu)中的位置，經(jīng)由外部控制連接110將一個(gè)或一個(gè)以上信號輸入唯一地傳送到功能電路105。參看圖2，解碼電路125包括解碼器200和選擇器205。在實(shí)踐中，解碼器200對其輸入信號(內(nèi)部控制信號120)的圖案進(jìn)行"解碼"，以便致使選擇器205經(jīng)由晶?？刂七B接130將其輸入信號(經(jīng)由外部控制連接110提供)中的一者傳遞到其功能電路(例如，電路105)。在一個(gè)實(shí)施例中，外部控制信號的數(shù)目與堆疊晶粒結(jié)構(gòu)中的晶粒的數(shù)目一樣多。舉例來說，在堆疊晶粒存儲器組件中，外部控制連接110可針對堆疊晶粒結(jié)構(gòu)中的每個(gè)晶粒傳送一個(gè)CHIPSELECT(芯片選擇)信號。在此實(shí)施例中，晶?？刂七B接130將提供單個(gè)CHIPSELECT信號。在另一實(shí)施例中，針對待向功能電路105提供的每個(gè)唯一控制信號存在一組外部控制連接。參看圖3,例如，在堆疊晶粒存儲器組件中，外部控制連接110可傳送第一組CHIPSELECT信號300和第二組CLOCKENABLE(時(shí)鐘啟用)信號305。每一組外部控制信號可分別驅(qū)動其自己的選擇器310和315。每個(gè)選擇器又供應(yīng)單個(gè)輸出信號(CHIPSELECT信號320和CLOCKENABLE信號325)，其集合經(jīng)由晶?？刂七B接130運(yùn)載到功能電路105。相對于所描述的實(shí)施例，將認(rèn)識到，選擇器205、310和315充當(dāng)N到1多路復(fù)用器，且內(nèi)部控制信號的數(shù)目視待堆疊的晶粒的數(shù)目而定。舉例來說，如果根據(jù)本發(fā)明的堆疊7晶粒組件包括八(8)個(gè)晶粒，那么可存在少至三(3)個(gè)或多至八(8)個(gè)內(nèi)部控制信號。為了有助于使用根據(jù)本發(fā)明的一致處理的晶粒，將認(rèn)識到，每個(gè)晶粒應(yīng)使其內(nèi)部控制信號在晶粒制造工藝期間以以下方式耦合在并入到堆疊晶粒結(jié)構(gòu)中時(shí)，向晶粒的解碼器電路125提供初始值。在許多半導(dǎo)體裝置環(huán)境下，使晶粒的連接墊偏置到弱接地電位是常見的。("弱"，是指所述值可容易被晶粒的接地電位之上的電壓電平超過)。使用此特征，根據(jù)本發(fā)明制造的晶粒上的每個(gè)內(nèi)部控制信號可個(gè)別地耦合到弱接地電位。當(dāng)這完成時(shí)，可通過在組件制造時(shí)間對晶粒進(jìn)行互連的方式(見下文的論述)來設(shè)置、確定或規(guī)定到達(dá)每個(gè)晶粒的解碼器200的最終輸入。這又允許每個(gè)晶粒的解碼電路125唯一地選擇或啟用其功能電路105，而不管其在堆疊晶粒結(jié)構(gòu)中的位置如何。即，根據(jù)本發(fā)明的晶粒自動確定其在堆疊晶粒結(jié)構(gòu)內(nèi)的方位，并基于所述方位來激活、啟用或選擇其功能電路。因此，根據(jù)本發(fā)明的堆疊晶粒組件不要求通過(例如)額外半導(dǎo)體處理步驟或后處理操作(例如形成再分配層)對其組成晶粒進(jìn)行處理以包含唯一信號重新映射特征。舉例來說，考慮圖4，其中使用根據(jù)本發(fā)明一個(gè)實(shí)施例的堆疊晶粒結(jié)構(gòu)400的存儲器組件包含印刷電路板("PCB")襯底405、第一晶粒(DIE0)410、第二晶粒(DIE1)415、第三晶粒(D正2)420以及第四晶粒(D正3)425。在此實(shí)施例中，結(jié)構(gòu)400利用微球430(小焊料珠)對不同的晶粒進(jìn)行互連，所述晶粒中的每一者包含貫穿晶片互連通孔435。將認(rèn)識到，襯底405用于其中放置有堆疊晶粒與堆疊晶粒結(jié)構(gòu)400的物理封裝之間提供結(jié)構(gòu)支撐和電連接性。說明性PCB襯底材料包含(但不限于)FR2、FR4和塑料，例如Rogers4000、RogersDuroid、DuPontTeflon(型號GT和GX)、聚酰亞胺、聚苯乙烯和交聯(lián)的聚苯乙烯。將進(jìn)一步認(rèn)識到，可使用除貫穿晶片互連和微球之外的技術(shù)來完成晶粒間連接，所述技術(shù)例如為線接合、倒裝芯片或這些和其它技術(shù)的組合。另外，可能需要或有必要(視所使用的晶粒和襯底的類型而定)在每個(gè)晶粒之間包含間隔物或接合層(例如環(huán)氧樹脂)。如所說明，外部控制連接110傳送CHIPSELECT0(CS0)、CHIPSELECT1(CSl)、CHIPSELECT2(CS2)以及CHIPSELECT3(CS3)信號。類似地，內(nèi)部控制信號120包括STACKENABLE(堆疊啟用)0(STEO)、STACKENABLE1(STEl)、STACKENABLE2(STE2)以及STACKENABLE3(STE3)信號。如圖所示，PCB襯底405上的堆疊啟用連接STE0-STE3中的每一者電耦合到電壓源440。當(dāng)結(jié)合(在晶粒制造工藝期間)連接每個(gè)晶粒的內(nèi)部控制信號的連接墊完成此操作以使得其偏置到弱接地電位時(shí)，允許內(nèi)部控制信號晶粒間連接圖案(例如，微球和非連接445，450和455)提供到達(dá)每個(gè)晶粒上的每個(gè)解碼電路的輸入信號的唯一集合，且因此，允許根據(jù)外部控制連接110唯一地選擇晶粒。假定圖4的說明性晶粒間連接圖案，表1描述解碼電路125的功能操作。所屬領(lǐng)域的一般技術(shù)人員將了解，表1中所表達(dá)的"邏輯"足以界定根據(jù)本發(fā)明的解碼電路125的操作。雖然這么說，但所屬領(lǐng)域的一般技術(shù)人員還將容易明了，所說明的邏輯并非是唯一可能的邏輯。根據(jù)本發(fā)明，可使用向每個(gè)晶粒的解碼電路125提供一組唯一內(nèi)部控制輸入120的任何晶粒間連接性圖案。表1僅表示一種可能的圖案。表l.說明性解碼電路功能<table>tableseeoriginaldocumentpage9</column></row><table>本發(fā)明的益處包含能夠在堆疊晶粒結(jié)構(gòu)中的任何位置使用根據(jù)本發(fā)明而制造的任何晶粒。通過選擇性地互連堆疊中的晶粒之間的內(nèi)部控制信號路徑，每個(gè)晶粒的解碼電路可唯一地選擇、激活或啟用其相關(guān)聯(lián)的功能電路。因此，可由以一致方式制造的晶粒一一因?yàn)橐?guī)定堆疊晶粒組件中使用的所有晶粒是相同的，在制造時(shí)間期間不需要特殊處理(例如，形成再分配層)或額外跟蹤唯一部分一一來組裝根據(jù)本發(fā)明的堆疊晶粒結(jié)構(gòu)組件。這又減少了制造此類組件的成本，并通過消除處理步驟而改進(jìn)了總良率。(將認(rèn)識到，與實(shí)施功能電路105所需的電路的量(例如，晶體管的數(shù)目)相比，實(shí)施解碼電路125所需的電路的量是最小的。在不脫離所附權(quán)利要求書的范圍的情況下，所說明的實(shí)施例的材料、組件和電路元件的各種改變是可能的。舉例來說，根據(jù)本發(fā)明的堆疊晶粒結(jié)構(gòu)不限于圖4的說明性四晶粒組件。類似地，使用根據(jù)本發(fā)明的堆疊晶粒的組件不限于利用如圖4中所說明的單組外部控制信號。舉例來說，根據(jù)本發(fā)明的SDRAM堆疊晶粒組件中的每個(gè)晶?？蛇x擇性地將CHIPSELECT和CLOCKENABLE信號兩者傳遞到其各自的功能電路(例如，見圖3)。所屬領(lǐng)域的一般技術(shù)人員將容易明了實(shí)施不同功能電路的晶粒的控制信號的其它組合。另外，根據(jù)本發(fā)明的堆疊晶粒結(jié)構(gòu)不限于存儲器組件，甚至也不限于使用具有相同功能電路(例如，圖1中的元件105)的晶粒。只要具有不同功能電路的晶粒經(jīng)制造以便以本文所述的方式包含解碼電路和內(nèi)部控制信號，就可使用具有不同功能電路的晶粒來組裝根據(jù)本發(fā)明的堆疊晶粒組件。權(quán)利要求1.一種半導(dǎo)體晶粒，其包括功能電路，其具有啟用輸入連接；多個(gè)外部控制信號輸入連接；多個(gè)內(nèi)部控制信號輸入連接；以及解碼電路，其具有耦合到所述外部控制信號輸入連接的第一多個(gè)輸入、耦合到所述內(nèi)部控制信號輸入連接的第二多個(gè)輸入以及耦合到所述啟用輸入連接的輸出，其中所述解碼電路適合于基于耦合到所述內(nèi)部控制信號輸入連接的信號，將耦合到所述外部控制信號輸入連接的一個(gè)信號耦合到所述輸出。2.根據(jù)權(quán)利要求l所述的半導(dǎo)體晶粒，其中所述功能電路包括存儲器陣列。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體晶粒，其中所述存儲器陣列包括隨機(jī)存取存儲器陣列。4.根據(jù)權(quán)利要求2所述的半導(dǎo)體晶粒，其中所述多個(gè)外部控制信號輸入連接中的每一者適合于接收CHIPSELECT信號。5.根據(jù)權(quán)利要求2所述的半導(dǎo)體晶粒，其中所述多個(gè)外部控制信號輸入連接中的每一者適合于接收CLOCKENABLE信號。6.根據(jù)權(quán)利要求2所述的半導(dǎo)體晶粒，其中各自第一多個(gè)所述外部控制信號輸入連接適合于接收CHIPSELECT信號，且第二多個(gè)所述外部控制信號輸入連接適合于接收CLOCKENABLE信號。7.根據(jù)權(quán)利要求6所述的半導(dǎo)體晶粒，其中所述啟用輸入連接包括兩個(gè)連接，一個(gè)適合于接收CHIPSELECT信號，且一個(gè)適合于接收CLOCKENABLE信號。8.根據(jù)權(quán)利要求1所述的半導(dǎo)體晶粒，其中所述內(nèi)部控制信號輸入連接中的每一者進(jìn)一步耦合到所述半導(dǎo)體晶粒的襯底。9.根據(jù)權(quán)利要求8所述的半導(dǎo)體晶粒，其中所述襯底適合于弱偏置到接地電位。10.—種堆疊晶粒半導(dǎo)體組件，其包括襯底，其具有多個(gè)外部組件控制連接和多個(gè)內(nèi)部組件控制連接；以及大體上垂直布置在所述襯底上方的多個(gè)半導(dǎo)體晶粒，其每一者包含一功能電路，其具有啟用輸入連接，多個(gè)外部控制信號輸入連接，其每一者耦合到所述襯底的所述外部組件控制連接中的一者，多個(gè)內(nèi)部控制信號輸入連接，以及解碼電路，其具有第一多個(gè)輸入，每一輸入耦合到所述外部控制信號輸入連接中的一者；第二多個(gè)輸入，每一輸入耦合到所述內(nèi)部控制信號輸入連接中的一者；以及輸出，所述輸出耦合到所述功能電路的所述啟用輸入連接，其中所述解碼電路適合于基于耦合到所述解碼電路的所述內(nèi)部控制信號輸入連接的信號將耦合到所述外部控制信號輸入連接的一個(gè)信號耦合到所述輸出。11.根據(jù)權(quán)利要求IO所述的堆疊晶粒半導(dǎo)體組件，其中所述組件包括存儲器組件。12.根據(jù)權(quán)利要求11所述的堆疊晶粒半導(dǎo)體組件，其中所述存儲器組件包括隨機(jī)存取存儲器組件。13.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述外部組件控制連接包括CHIPSELECT信號連接。14.根據(jù)權(quán)利要求13所述的堆疊晶粒半導(dǎo)體組件，其中所述外部組件控制連接包括CLOCKENABLE信號連接。15.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述外部組件控制連接包括CHIPSELECT禾卩CLOCKENABLE信號連接。16.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述多個(gè)半導(dǎo)體晶粒中的每一者適合于弱偏置到接地電位。17.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述襯底的內(nèi)部組件控制連接適合于偏置到高于接地電位的電位。18.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述多個(gè)半導(dǎo)體晶粒之間的連接包括微球。19.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述多個(gè)半導(dǎo)體晶粒之間的連接包括線接合。20.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述多個(gè)半導(dǎo)體晶粒中的每一者上的每個(gè)解碼電路接收不同圖案的內(nèi)部控制信號輸入連接。21.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中所述多個(gè)半導(dǎo)體晶粒中的每一者的所述功能電路包括相同的功能電路。22.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中使用微球?qū)碜运鲆r底的連接耦合到所述多個(gè)半導(dǎo)體晶粒中的每一者。23.根據(jù)權(quán)利要求10所述的堆疊晶粒半導(dǎo)體組件，其中使用線接合將來自所述襯底的連接耦合到所述多個(gè)半導(dǎo)體晶粒中的每一者。24.根據(jù)權(quán)利要求IO所述的堆疊晶粒半導(dǎo)體組件，其包括四(4)個(gè)半導(dǎo)體晶粒。25.—種半導(dǎo)體晶粒，其包括功能電路，其具有啟用輸入連接；多個(gè)外部控制信號輸入連接；多個(gè)內(nèi)部控制信號輸入連接；以及解碼器構(gòu)件，其用于基于耦合到所述多個(gè)內(nèi)部控制信號輸入連接的輸入信號的圖案，將耦合到所述外部控制信號輸入連接中的一者的信號路由到所述功能電路啟用輸入連接。26.—種堆疊晶粒半導(dǎo)體組件，其包括根據(jù)權(quán)利要求25所述的多個(gè)半導(dǎo)體晶粒。27.根據(jù)權(quán)利要求26所述的堆疊晶粒半導(dǎo)體組件，其進(jìn)一步包括基座構(gòu)件，所述基座構(gòu)件用于將來自所述半導(dǎo)體組件外部的外部控制信號耦合到所述外部控制信號輸入連接。28.根據(jù)權(quán)利要求26所述的堆疊晶粒半導(dǎo)體組件，其中所述基座構(gòu)件進(jìn)一步包括用于向所述多個(gè)半導(dǎo)體晶粒中的第一者上的所述內(nèi)部控制信號輸入連接提供第一邏輯信號電平的構(gòu)件。全文摘要本發(fā)明描述一種半導(dǎo)體晶粒，其具有適合在堆疊晶粒半導(dǎo)體組件(例如，隨機(jī)存取存儲器組件)中使用的功能電路(例如，存儲器陣列)和解碼電路。所述解碼電路允許堆疊晶粒結(jié)構(gòu)中的個(gè)別晶粒自動確定其在所述堆疊中的方位或位置，并響應(yīng)于此確定，基于晶粒間連接圖案選擇性地將一個(gè)或一個(gè)以上外部控制信號(例如，芯片選擇和時(shí)鐘啟用信號)傳遞到所述解碼電路的相關(guān)聯(lián)功能電路。這種“自配置”能力允許均勻或一致地制造被指定用于規(guī)定功能性的所有晶粒(例如，一個(gè)存儲器模塊包含四個(gè)垂直對準(zhǔn)的晶粒)。這又可減少制造堆疊晶粒組件的成本。文檔編號G11C5/06GK101253568SQ200680031836公開日2008年8月27日申請日期2006年8月7日優(yōu)先權(quán)日2005年8月30日發(fā)明者保羅·西爾韋斯特里申請人:美光科技公司