專利名稱：高速可寫半導(dǎo)體存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種使用例如EEPROM的NAND型閃速存儲器，具體地說，涉及一種能夠?qū)⒍嘀禂?shù)據(jù)存儲在單個單元中的半導(dǎo)體存儲器裝置。
背景技術(shù)：
NAND型閃速存儲器具有多個在列方向上設(shè)置并且串聯(lián)在一起的存儲單元，以便構(gòu)成NAND單元，NAND單元中的每一個通過選擇柵連接到對應(yīng)的位線。每一條位線連接到鎖存寫入數(shù)據(jù)和讀出數(shù)據(jù)的鎖存電路。所有或者半數(shù)在行方向上設(shè)置的多個單元被同時選擇。對同時選擇的所有或者半數(shù)單元同時執(zhí)行寫入操作或者讀出操作。在行方向上設(shè)置的多個NAND單元構(gòu)成塊。對每個塊執(zhí)行擦除操作。該擦除操作將存儲單元的閾值電壓設(shè)定為負。寫入操作將電子注入到存儲單元中從而將閾值電壓設(shè)定為正(例如，參見日本專利申請KOKAI公開號2004-192789)。
在NAND單元中，多個存儲單元被串聯(lián)在一起。因此，在讀出操作期間，未選擇的單元需要被導(dǎo)通，以使得高于閾值電壓的電壓(Vread)被施加到未選擇單元的柵電極。因此，在寫入操作期間，為單元設(shè)定的閾值電壓必須不超過Vread。因此，在寫入序列中，對每一位重復(fù)執(zhí)行編程(program)操作和編程校驗讀出操作以控制閾值分布，以便閾值電壓不超過Vread。
隨著近來存儲器容量的增加，已開發(fā)了在單個單元中存儲至少2位的多值存儲器。例如，在單個單元中存儲2位需要設(shè)定四個閾值分布，以使閾值電壓不超過Vread。因此需要控制閾值分布，以使它們窄于在單個單元中存儲1位和兩個閾值分布的情況。此外，在單個單元中存儲3或者4位需要設(shè)定8或者16個閾值分布。這又需要大幅度減小單個閾值電壓的分布寬度。這樣小的閾值電壓分布寬度需要編程操作和校驗操作的精確重復(fù)，這不利地也降低了寫入速度。因此，期望有一種能夠提高寫入速度的半導(dǎo)體存儲器裝置。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種半導(dǎo)體存儲器裝置，其包括存儲單元陣列，具有字線和位線，并且其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，所述控制電路控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成在襯底上，并且對于讀出操作，將第一負電壓提供給所述襯底，將第一電壓(第一電壓≥第一負電壓)提供給選擇的字線，并且將第二電壓提供給未選擇的字線。
根據(jù)本發(fā)明的第二方面，提供一種半導(dǎo)體存儲器裝置，其包括存儲單元陣列，具有字線和位線，并且其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，以控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成在襯底上，并且對于寫入操作，將第二負電壓提供給所述襯底，并且將第三電壓(第三電壓≥第二負電壓)提供給一些未選擇的字線。
根據(jù)本發(fā)明的第三方面，提供一種半導(dǎo)體存儲器裝置，其包括存儲單元陣列，其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，所述存儲單元連接到字線和位線，并且為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，以控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成在襯底上，并且對于擦除校驗讀出操作，將第三負電壓提供給所述襯底，并將第三電壓(第四電壓≥第三負電壓)提供給選擇的字線。
根據(jù)本發(fā)明的第四方面，提供一種半導(dǎo)體存儲器裝置，其包括存儲單元陣列，其中連接到字線和位線的多個串聯(lián)的存儲單元被設(shè)置為矩陣；控制部分，其將第一電壓提供給所述位線的對應(yīng)于第一存儲單元的第一位線，第一閾值電壓被寫入到所述第一存儲單元，所述控制部分將通過把所述第一電壓和在所述第一閾值電壓與第二閾值電壓之間的差值電壓相加而獲得的電壓提供給對應(yīng)于第二存儲單元的第二位線，低于所述第一閾值電壓的所述第二閾值電壓被寫入到所述第二存儲單元，所述控制部分將低于所述第一電壓的第二電壓提供給作為源線被連接的并且對應(yīng)于所述第一存儲單元的第三位線，所述控制部分將通過把所述第二電壓和在所述第一閾值電壓和所述第二閾值電壓之間的差值電壓相加而獲得的電壓提供給作為源線被連接的并且對應(yīng)于所述第二存儲單元的第四位線；第一數(shù)據(jù)存儲電路，其在寫入數(shù)據(jù)校驗操作期間檢測并保持所述第一位線的電位；以及第二數(shù)據(jù)存儲電路，其在所述寫入數(shù)據(jù)校驗操作期間檢測并保持所述第二位線的電位。


圖1是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的截面圖；圖2A和2B是示出了現(xiàn)有技術(shù)和第一實施例之間的閾值電壓關(guān)系的圖；圖3是示出了根據(jù)第一實施例的半導(dǎo)體存儲器裝置的實例的方框圖；圖4是示出了在圖3中示出的存儲單元陣列以及位線控制電路的結(jié)構(gòu)的電路圖；圖5A和5B是示出了存儲單元和選擇晶體管的截面圖；圖6是示出了根據(jù)第一實施例的在擦除操作、編程操作和讀出操作期間提供給阱的電位的圖；圖7是示出了在圖3中示出的數(shù)據(jù)存儲電路的實例的電路圖；
圖8是示出了在圖2中示出的負電壓產(chǎn)生電路的實例的電路圖；圖9A、9B和9C是示出了存儲單元數(shù)據(jù)和存儲單元閾值之間的關(guān)系的圖；圖10是示出了根據(jù)第一實施例的寫入順序的圖；圖11是示出了構(gòu)成在圖2中所示的行解碼器的一部分的轉(zhuǎn)移柵極(transfer gate)的圖；圖12是示出了第一頁寫入操作的流程圖；圖13是示出了第二頁寫入操作的流程圖；圖14A和14B是示出了根據(jù)RLSB寫入方式的每一部分的電壓的圖，以及圖14C是示出了根據(jù)REASB寫入方式的每一部分的電壓的圖；圖15A是示出了第一實施例的修改例的圖，圖15B是示出了通常需要的數(shù)據(jù)保持的圖，以及圖15C是示出了根據(jù)第一實施例的需要的數(shù)據(jù)保持的圖；圖16是示出了根據(jù)第二實施例的存儲單元和位線控制電路的結(jié)構(gòu)的電路圖；圖17是示出了根據(jù)第二實施例的第二寫入操作的流程圖；圖18是示出了圖17的修改例的流程圖；圖19是示出了根據(jù)第二實施例的數(shù)據(jù)存儲電路的實例的電路圖；圖20是根據(jù)第二實施例的存儲單元陣列的截面圖；圖21是沿著圖20中的線21-21截取的截面圖；圖22是沿著圖20中的線22-22截取的截面圖；并且圖23是示出了圖16的修改例的電路圖。
具體實施例方式
圖2A和2B示出了在現(xiàn)有技術(shù)和本實施例之間的閾值電壓關(guān)系。圖2A和2B表示出2位4值數(shù)據(jù)被存儲。
本實施例為低于0V的電壓的負側(cè)設(shè)定例如多個閾值電壓。因此，為負側(cè)設(shè)定多個閾值電壓使得能夠使每個閾值的分布寬度增大而不改變Vread。這允許編程和校驗操作的數(shù)量降低，并且能夠提高寫入速度。
設(shè)定這樣的閾值電壓需要以下配置。對于讀出操作和校驗讀出操作，也就是，為了將選擇單元的柵電極設(shè)定為負電壓，需要將對應(yīng)的字線設(shè)定為負電位。因此，例如，在P型襯底上形成構(gòu)成行解碼器并具有高擊穿電壓的N溝道MOS晶體管，然后將負電壓提供給該P型襯底。此時，將Vread(例如5V)提供給選擇的塊中的未選擇的字線，從而導(dǎo)通未選擇的單元。通過充電泵(charge pump)將該P型襯底設(shè)定為負電壓。然而，同樣將用于外圍電路的N溝道MOS晶體管的P型阱區(qū)設(shè)定為負電壓增加了充電泵的負荷；該N溝道MOS晶體管形成在P型襯底上的P型阱區(qū)中。用于外圍電路的N溝道MOS晶體管因此形成在N型阱區(qū)上的P型阱區(qū)中，從而降低P型襯底的容量。
此外，為了防止錯誤的“1”寫入操作(非寫入)，已提出了被稱為RLSB(修訂后局部自增(Revised Local Self Boost))和REASB(修訂后擦除的局部自增(Revised Erased Local Self Boost))的寫入方式。采用這些寫入方式，靠近寫入單元的NAND單元的溝道區(qū)域被設(shè)定為關(guān)斷(off)，以允許容易地增高(boost)溝道區(qū)域的電位。由此將接地電位提供給對應(yīng)的字線。然而，在本實施例中，如果單元是擦除單元，它們在負側(cè)的閾值電壓就低于現(xiàn)有技術(shù)中的閾值電壓，如圖2B中由數(shù)據(jù)“0”所示出的。因此，為了關(guān)斷靠近寫入單元的NAND單元的溝道區(qū)域，需要將負電壓提供給對應(yīng)的字線。
下面將參考附圖描述本實施例。
圖3示出了根據(jù)本實施例的半導(dǎo)體存儲器裝置的結(jié)構(gòu)，具體地，一種存儲4值(2位)數(shù)據(jù)的NAND型閃速存儲器的結(jié)構(gòu)。
存儲單元陣列1包括多條字線、多條位線、以及共用的(common)源線，并且具有包括例如EEPROM單元且被設(shè)置為矩陣的電性地數(shù)據(jù)可再寫入的存儲單元?？刂莆痪€的位線控制電路2和字線控制電路6被連接到存儲單元陣列1。
位線控制電路2通過位線從存儲單元陣列1中的存儲單元讀出數(shù)據(jù)，并且通過該位線檢測存儲單元陣列中的存儲單元的狀態(tài)。位線控制電路2進一步通過位線對存儲單元陣列1的存儲單元施加寫入控制電壓以將數(shù)據(jù)寫入到存儲單元。列解碼器3和數(shù)據(jù)I/O緩沖器4被連接到位線控制電路2。通過列解碼器3來選擇下面將要描述的位線控制電路2中的數(shù)據(jù)存儲電路。將從存儲單元讀出到數(shù)據(jù)存儲電路中的數(shù)據(jù)通過數(shù)據(jù)I/O緩沖器4從數(shù)據(jù)I/O端5輸出到外部裝置。
外部輸入到數(shù)據(jù)I/O端5的寫入數(shù)據(jù)通過數(shù)據(jù)I/O緩沖器4被輸入到列解碼器3所選擇的數(shù)據(jù)存儲電路。
字線控制電路6包括行解碼器6-1。字線控制電路6通過行解碼器6-1選擇在存儲單元陣列1中的字線，并且對所選擇的字線施加讀出、寫入、或者擦除操作所需的電壓。
存儲單元陣列1、位線控制電路2、列解碼器3、數(shù)據(jù)I/O緩沖器4以及字線控制電路6通過控制信號和控制電壓產(chǎn)生電路7連接和控制。該控制信號和控制電壓產(chǎn)生電路7被連接到控制信號輸入端8，并且受到通過控制信號輸入端8從外部輸入的控制信號的控制。該控制信號和控制電壓產(chǎn)生電路7包括下面將要描述的負電壓產(chǎn)生電路7-1。該負電壓電路7-1產(chǎn)生用于寫入操作和讀出操作的負電壓。
位線控制電路2、列解碼器3、字線控制電路6以及控制信號和控制電壓產(chǎn)生電路7構(gòu)成寫入電路和讀出電路。
圖4示出了在圖3中示出的存儲單元陣列1和位線控制電路2的結(jié)構(gòu)。存儲單元陣列1中設(shè)置了多個NAND單元。每個NAND單元由包括例如串聯(lián)連接在一起的32個EEPROMS的存儲單元MC、以及選擇柵S1和S2構(gòu)成。選擇柵S2連接到位線BL0e。選擇柵S1連接到源線SRC。在每一行中設(shè)置的存儲單元MC的所有控制柵被連接到字線WL0至WL29、WL30或者WL31。所有的選擇柵S2被連接到選擇線SGD。所有的選擇柵S1連接到選擇線SGS。
位線控制電路2具有多個數(shù)據(jù)存儲電路10。位線對(BL0e和BL0o)，(BL1e和BL1o)...(BLie和BLio)，或者(BL8ke和BL8ko)被連接到各數(shù)據(jù)存儲電路10。
存儲單元陣列1包括如虛線所示的多個塊。每個塊由多個NAND單元構(gòu)成。例如，數(shù)據(jù)在塊中被擦除。對連接到數(shù)據(jù)存儲電路10的兩條位線同時執(zhí)行擦除操作。
連接到一條字線并且每一個為間隔一條的位線而設(shè)置的多個存儲單元(被虛線所包圍)構(gòu)成一個扇區(qū)(sector)。數(shù)據(jù)被寫入每個扇區(qū)并且從每個扇區(qū)中讀出。
對于讀出操作、編程校驗操作以及編程操作，根據(jù)外部提供的地址信號(YA0、YA1...YAi...YA8k)，選擇被連接到數(shù)據(jù)存儲電路的兩條位線(BLie和BLio)中的一條。此外，根據(jù)外部地址選擇一條字線。
圖5A和5B示出了存儲單元和選擇晶體管的截面圖。圖5A示出了存儲單元。在下述襯底51(P型阱區(qū)域(下文中稱為P阱區(qū))55)上形成作為存儲單元的源極和漏極的N型擴散層42。在P阱區(qū)55上形成浮柵(FG)44通過柵絕緣膜43。通過絕緣膜45在浮柵44上形成控制柵(CG)46。圖5B示出了選擇柵。在P阱區(qū)55上形成作為源極和漏極的N型擴散層47。在P阱區(qū)55上形成控制柵49通過柵絕緣膜48。
圖1是根據(jù)本實施例的半導(dǎo)體存儲器裝置的截面圖。在圖1中，例如，在P型襯底51中形成N型阱區(qū)域(下文中稱為N阱區(qū))52、53和54以及P阱區(qū)57。在N阱區(qū)52中形成P阱區(qū)55。在P阱區(qū)55中形成構(gòu)成存儲單元陣列1的低電壓N溝道MOS晶體管LVNTr。在P阱區(qū)57中形成構(gòu)成數(shù)據(jù)存儲電路10的低電壓N溝道MOS晶體管LVNTr。在N阱區(qū)53中形成構(gòu)成數(shù)據(jù)存儲電路10的低電壓P溝道MOS晶體管LVPTr以及P阱區(qū)57。在P阱區(qū)57中形成數(shù)據(jù)存儲電路10和構(gòu)成外圍電路晶體管的低電壓N溝道MOS晶體管LVNTr。
在P型襯底51上形成行解碼器6-1和外圍高擊穿電壓N溝道MOS晶體管HVNTr。在N阱區(qū)54中形成構(gòu)成例如字線驅(qū)動電路的高電壓P溝道MOS晶體管HVPTr。高電壓晶體管HVNTr和HVPTr具有例如比低電壓晶體管LVNTr和LVPTr厚的柵絕緣膜。
圖6示出了提供給用于擦除操作、編程操作和讀出操作的阱的電位。對于編程操作和數(shù)據(jù)讀出操作，對其上形成有構(gòu)成行解碼器6-1的N溝道MOS晶體管的P型襯底提供負電壓例如-2V。
圖7是示出了圖5中所示的數(shù)據(jù)存儲電路10的實例的電路圖。
數(shù)據(jù)存儲電路10具有初級(primary)數(shù)據(jù)高速緩沖存儲器(PDC)、二級數(shù)據(jù)高速緩沖存儲器(SDC)、動態(tài)數(shù)據(jù)高速緩沖存儲器(DDC)、以及臨時數(shù)據(jù)高速緩沖存儲器(TDC)。SDC、PDC和DDC保持用于寫入操作的輸入數(shù)據(jù)，保持用于讀出操作的讀出數(shù)據(jù)，并臨時保存用于校驗操作的數(shù)據(jù)。SDC、PDC和DDC還被用于操作內(nèi)部數(shù)據(jù)以存儲多值數(shù)據(jù)。TDC放大并且臨時保持用于數(shù)據(jù)讀出操作的位線上的數(shù)據(jù)，并且用于操作內(nèi)部數(shù)據(jù)以存儲多值數(shù)據(jù)。
SDC由構(gòu)成鎖存電路的時鐘控制的反相器電路(clocked invertercircuit)61a和61b以及晶體管61c和61d構(gòu)成。晶體管61c連接到時鐘控制的反相器電路61a的輸入端與時鐘控制的反相器電路61b的輸入端之間。向晶體管61c的柵極提供信號EQ2。晶體管61d連接到時鐘控制的反相器電路61b的輸出端與地之間。向晶體管61d的柵極提供信號PRST。SDC的節(jié)點N2a通過列選擇晶體管61e連接到I/O數(shù)據(jù)線IO。SDC的節(jié)點N2b通過列選擇晶體管61f連接到I/O數(shù)據(jù)線IOn。向晶體管61e和61f的柵極提供列選擇信號CSLi。通過晶體管61g和61h將SDC的節(jié)點N2a連接到PDC的節(jié)點N1a。向晶體管61g的柵極提供信號BLC2。向晶體管61h的柵極提供信號BLC1。
PDC由時鐘控制的反相器電路61i和61j以及晶體管61k構(gòu)成。晶體管61k連接到時鐘控制的反相器電路61i的輸入端與時鐘控制的反相器電路61j的輸入端之間。向晶體管61k的柵極提供信號EQ1。PDC的節(jié)點N1b連接到晶體管61l的柵極。經(jīng)過晶體管61l的電流通路的一端通過晶體管61m接地。向晶體管61m的柵極提供信號CHK1。經(jīng)過晶體管61l的電流通路的另一端連接到經(jīng)過構(gòu)成轉(zhuǎn)移柵極的晶體管61n和61o的電流通路的一端。向晶體管61n的柵極提供信號CHK2n。晶體管61o的柵極連接到晶體管61g和61h的連接節(jié)點N3。信號線COMi連接到經(jīng)過晶體管61n和61o的電流通路的另一端。信號線COMi對于所有的數(shù)據(jù)存儲電路10是共用的。信號線COMi的電平指示是否所有的數(shù)據(jù)存儲電路10已經(jīng)被校驗。也就是，如下面所描述的，校驗的完成將PDC的節(jié)點N1b設(shè)定為低電平。在這種狀態(tài)下，如果所有的數(shù)據(jù)存儲電路10已經(jīng)被校驗，則將信號CHK1和CHK2n設(shè)定為高電平就會將信號線COMi設(shè)定為高電平。
TDC由例如MOS電容器61p構(gòu)成。電容器61p連接到用于晶體管61g和61h的連接節(jié)點N3與地之間。DDC通過晶體管61q連接到連接節(jié)點N3。向晶體管61q的柵極提供信號REG。
DDC由晶體管61r和61s構(gòu)成。向經(jīng)過晶體管61r的電流通路的一端提供信號VREG，而另一端連接到經(jīng)過晶體管61q的電流通路。晶體管61r的柵極通過晶體管61s連接到PDC的節(jié)點N1a。向晶體管61s的柵極提供信號DTG。
經(jīng)過晶體管61t和61u的電流通路的一端連接到連接節(jié)點N3。向經(jīng)過晶體管61u的電流通路的另一端提供信號VPRE，而向其柵極提供信號BLPRE。向晶體管61t的柵極提供信號BLCLAMP。經(jīng)過晶體管61t的電流通路的另一端通過晶體管61v連接到位線BLo的一端，并通過晶體管61w連接到位線BLe的一端。位線BLo的一端連接到經(jīng)過晶體管61x的電流通路的一端。向晶體管61x的柵極提供信號BIASo。將位線BLe的一端連接到經(jīng)過晶體管61y的電流通路的一端。向晶體管61y的柵極提供信號BIASe。向經(jīng)過晶體管61x和61y的電流通路的另一端提供信號BLCRL。晶體管61x和61y根據(jù)信號BIASo和BIASe被與晶體管61v和61w互補地導(dǎo)通，以向未選擇的位線提供信號BLCRL的電位。
通過圖3中所示的控制信號和控制電壓產(chǎn)生電路7來產(chǎn)生信號和電壓?；诳刂菩盘柡涂刂齐妷寒a(chǎn)成電路7，控制下面所述的操作。
圖8示出了負電壓產(chǎn)生電路7-1的實例。負電壓產(chǎn)生電路7-1由例如4相的泵浦電路PMP、檢測電路DT、控制部分7d和振蕩電路7e構(gòu)成。泵浦電路PMP由例如多個P溝道MOS晶體管PMOS和多個電容器Cp構(gòu)成。向每個電容器Cp的一端提供時鐘信號CLK1至CLK4。時鐘信號CLK1至CLK4順序地導(dǎo)通PMOS以產(chǎn)生負電壓。
檢測電路DT連接到泵浦電路PMP的輸出端。檢測電路DT由恒流源7a、電阻器7b和差動放大器7c構(gòu)成。恒流源7a和電阻器7b串聯(lián)在被提供電源Vdd的節(jié)點與泵浦電路PMP的輸出端之間。差動放大器7c的一個輸入端連接到恒流源7a和電阻器7b的連接節(jié)點。向差動放大器7c的另一端提供參考電壓Vref。該參考電壓Vref是通過例如帶隙參考電路產(chǎn)生，并且大約是1V。該檢測電路DT根據(jù)參考電壓Vref檢測來自泵浦電路PMP的輸出電壓。檢測輸出信號被提供給控制部分7d。控制部分7d根據(jù)檢測輸出信號控制振蕩電路7e。振蕩電路7e根據(jù)控制部分7d的控制而振蕩或者停止。泵浦電路PMP由此產(chǎn)生恒定的負電壓。
電阻器7b構(gòu)成微調(diào)電路(trimming circuit)7f。該微調(diào)電路7f根據(jù)微調(diào)信號TM來改變電阻器7b的電阻值，從而改變從泵浦電路PMP輸出的負電壓的電平。微調(diào)信號TM由例如控制信號和控制電壓產(chǎn)生電路7來產(chǎn)生以用于數(shù)據(jù)讀取操作和程序校驗操作。因此，負電壓產(chǎn)生電路7-1產(chǎn)生各種電平的負電壓以用于數(shù)據(jù)讀出操作或編程校驗操作。
本存儲器是多值存儲器，其在單個單元中可以存儲2位數(shù)據(jù)。這2位根據(jù)地址(第一頁或第二頁)被切換。
圖9A、9B和9C示出了在存儲單元數(shù)據(jù)與存儲單元閾值之間的閾值關(guān)系。如圖9C所示，擦除操作將存儲單元數(shù)據(jù)設(shè)定為“0”。數(shù)據(jù)“0”是比0V低的負電壓。如下所述，為了應(yīng)用RLSB和REASB寫入方式，校驗電壓“z”被用于執(zhí)行校驗。如果閾值電壓等于或者低于校驗電壓“z”，則繼續(xù)寫入操作，直到閾值電壓變?yōu)榈扔谛ｒ炿妷骸皕”。
如圖9A中所示，第一頁寫入操作將數(shù)據(jù)“0”和“2”置于存儲單元中。此外，如圖9B中所示，第二頁寫入操作將數(shù)據(jù)“0”、“1”、“2”和“3”置于存儲單元中。在本實施例中，限定存儲單元數(shù)據(jù)以增大閾值電壓。
圖10概括地示出了根據(jù)本實施例的寫入順序。如圖10中所示，在塊內(nèi)，從最靠近源線的存儲單元開始對每一頁執(zhí)行寫入操作。在這種情況下，為了消除已對其完成了寫入操作的相鄰存儲單元的閾值電壓的不利影響，對存儲單元的寫入操作的順序被指定為如圖10所示。
圖11示出了構(gòu)成行解碼器6-1的一部分的轉(zhuǎn)移柵極。該轉(zhuǎn)移柵極構(gòu)成為上述多個N溝道MOS晶體管HVNTr。向各晶體管HVNTr的一端提供電壓SGS_DRV、CG0至CG31，或者SGD_DRV。晶體管HVNTr的其它端被分別連接到選擇線SGS、字線WL0至WL31，以及選擇SGD。向各晶體管HVNTr的柵極提供信號TG。在各選擇塊中的晶體管HVNTr根據(jù)信號TG被導(dǎo)通以向用于單元的字線WL0至WL31提供預(yù)定的電壓。
行解碼器6-1位于P型襯底51上。
(讀出操作)如圖9A中所示，第一頁寫入操作將數(shù)據(jù)“0”或“2”置于存儲單元中。這些數(shù)據(jù)因此可以通過向字線提供在這些數(shù)據(jù)之間的中間電平“a”而被讀出，從而執(zhí)行讀出操作。此外，如圖9B中所示，第二頁寫入操作將數(shù)據(jù)“0”、“1”，“2”或者“3”置于存儲單元中。這些數(shù)據(jù)因此可以通過向各自的字線提供在這些數(shù)據(jù)之間的中間電平“b”、“c”或“d”而被讀出，從而執(zhí)行讀出操作。
在本實施例中，例如，電平“a”和“b”是負電壓。
在此，各存儲單元的阱(圖1所示的P阱區(qū)55)、各源線以及各未選擇的位線被設(shè)定為Vss(地電位＝0V)。P型襯底51被設(shè)定為負電位(例如，-2V)。各未選擇的塊的轉(zhuǎn)移柵極被關(guān)斷。這允許在未選擇的塊中的字線漂移并且將各選擇的柵極設(shè)定在Vss。各選擇的塊的轉(zhuǎn)移柵極被導(dǎo)通，以將選擇的塊中的選擇的字線設(shè)定在讀出電壓(例如，-2V至-3V)，將選擇的塊中的未選擇的字線設(shè)定在Vread(例如，5V)，而將選擇的塊中的選擇的柵極SGD設(shè)定在Vsg(Vdd+Vth，例如，2.5V+Vth)。在這種情況下，當(dāng)讀出電壓不是負值時，可以將P型襯底51設(shè)定為Vss。
接著，在圖7所示的數(shù)據(jù)存儲電路10中，將信號VPRE設(shè)定為Vdd(例如，2.5V)，將信號BLPRE設(shè)定為Vsg(Vdd+Vth)，并且將信號BLCLAMP被設(shè)定為例如(0.6V+Vth)。各位線被預(yù)充電至例如0.6V。隨后，將位于單元源側(cè)的選擇線SGS設(shè)定為Vdd。當(dāng)存儲單元閾值電壓高于讀出電位時，單元被關(guān)斷。因此，位線保持在高電平。當(dāng)存儲單元閾值電壓低于讀出電位時，單元被導(dǎo)通。因此，位線的電位被設(shè)定為Vss。
隨后，將圖7所示的數(shù)據(jù)存儲電路10中的信號BLPRE設(shè)定為Vsg(Vdd+Vdh)，以將TDC的節(jié)點N3預(yù)充電至Vdd。將信號BLCLAMP設(shè)定為例如(0.45V+Vth)。如果位線的電位低于0.45V，則TDC的節(jié)點N3處于低電平。如果位線的電位高于0.45V，則TDC的節(jié)點N3處于高電平。將信號BLCLAMP設(shè)定為Vss，并且將信號BLC1設(shè)定為Vsg(Vdd+Vth)，以將TDC的電位加載到PDC中。因此，如果單元閾值電壓低于字線的電位，則PDC處于低電平。如果單元閾值電壓高于字線的電位，則PDC處于高電平。如上所述執(zhí)行讀出操作。
(編程)(第一頁寫入操作)圖12示出了第一頁寫入順序，而圖13示出了第二頁寫入順序。
編程操作首先指定地址，以選擇圖4中所示的連接到一條字線的半數(shù)存儲單元(2頁)。本存儲器可以僅僅以第一頁和第二頁的順序進行執(zhí)行編程操作。因此，地址首先被用于選擇第一頁。
在圖12所示的第一頁寫入操作中，首先，將寫入數(shù)據(jù)從外部輸入并且存儲在所有的數(shù)據(jù)存儲電路的SDC中(S11)。隨后輸入的寫入指令將所有的數(shù)據(jù)存儲電路10中的SDC中的數(shù)據(jù)傳送到PDC(S12)。從外部輸入的數(shù)據(jù)“1”(將不執(zhí)行寫入操作)將PDC的節(jié)點N1a設(shè)定為高電平。從外部輸入的數(shù)據(jù)“0”(將要執(zhí)行寫入操作)將PDC的節(jié)點N1a設(shè)定為低電平。隨后，在PDC中的數(shù)據(jù)等于節(jié)點N1a的電位。在SDC中的數(shù)據(jù)等于節(jié)點N2a的電位。
在數(shù)據(jù)的傳送期間，起動設(shè)置在控制信號和控制電壓產(chǎn)生電路7中的泵浦電路(未示出)；該泵浦電路產(chǎn)生高電壓例如編程電壓Vpgm。此外，起動負電壓產(chǎn)生電路7-1以向P型襯底51提供負電壓。如果P阱區(qū)57直接形成在襯底51中，如圖1中的虛線A所示，則將其中形成有NMOS晶體管LVNTr的P阱區(qū)57也設(shè)定為負電壓(-2V)。由此將在NMOS晶體管LVNTr的柵極之間的電容耦合到襯底51。該柵極間電容非常大，需要很長時間來為襯底51充電，并且增加了功率消耗。
然而，在第一實施例中，構(gòu)成數(shù)據(jù)存儲電路10的N溝道晶體管LVNTr形成在P阱57中，該P阱57形成在N阱區(qū)53中，如圖1所示。因此，具有大電容的數(shù)據(jù)存儲電路10的N溝道晶體管LVNTr與襯底51分隔。這使得可以阻止P型襯底51的電容的增加。因此，負電壓產(chǎn)生電路7-1可以快速地將襯底充電至負電位。此外，當(dāng)SDC正在將數(shù)據(jù)傳送給PDC的時候，P型襯底51在編程期間被設(shè)定并且保持在負電位。這使得可以快速地完成寫入操作。
如果具有足夠的時間來將襯底51充電至負電位，則N阱區(qū)53a可以與P阱區(qū)57一起形成在襯底51中，如圖1中的虛線A所示。
如在圖1中的虛線B所示，包含在部分或者所有外圍電路中的HVNTr可以形成在在N型阱中形成的P型阱中。圖6中所示的“擦除”、“編程”和“正讀出”的電壓示出了包括在部分或者所有外圍電路中的HVNTr的電壓以及P型阱和N型阱的電壓。
(編程操作)(S13)在圖7示出的數(shù)據(jù)存儲電路10中，將信號BLC1設(shè)定在Vdd+Vth，晶體管61h被設(shè)定為導(dǎo)通。存儲在PDC中的數(shù)據(jù)“1”(將不執(zhí)行寫入操作)由此將位線設(shè)定在Vdd。存儲在PDC中的數(shù)據(jù)“0”(將要執(zhí)行寫入操作)將位線設(shè)定在Vss。此外，必須不對連接到選擇的字線的未選擇的頁(位線未被選擇)中的單元執(zhí)行寫入操作。因此，與被提供數(shù)據(jù)“1”的位線一樣，將連接到這些單元的位線設(shè)定為Vdd。
將P型襯底區(qū)設(shè)定為負電位(例如，-2V)，以關(guān)斷在各未選擇的塊中的轉(zhuǎn)移柵極(圖11中示出的)。這使得在未選擇的塊中的字線漂移，而選擇的柵極被設(shè)定為Vss。
使在各選擇的塊中的轉(zhuǎn)移柵極通電可向選擇的塊中的選擇線SGD提供Vdd(或者稍低于Vdd的電位)。此外，Vss被提供給在選擇的塊中的選擇線SGS，Vpgm(20V)被提供給選擇的字線，以及Vpass(10V)被提供給未選擇的字線。于是，如果位線處于Vss，則寫入操作被阻止，這是因為單元的溝道處于Vss，而字線處于Vpgm。如果位線處于Vdd，則單元的溝道不處于Vss。因此，耦合導(dǎo)致溝道被引導(dǎo)(boot)。這降低了在柵極與溝道之間的電位差，從而阻止寫入操作。
如果按照圖10所示的順序?qū)Υ鎯卧獔?zhí)行寫入操作，已經(jīng)向其寫入數(shù)據(jù)的單元的數(shù)量就會隨著離開源線的距離的增加而一致地增大。這會不利地使得引導(dǎo)溝道很困難，導(dǎo)致錯誤的寫入操作。為了解決該問題，已經(jīng)開發(fā)了上述RLSB和REASB寫入方式。RLSB寫入方式將與選擇的字線相鄰的第一字線、與第一字線相鄰的第二字線、與第二字線相鄰的第三字線、或者位于與選擇的字線相距幾條線的線設(shè)定為Vss，而將選擇的字線設(shè)定為Vpgm，并且將其它的字線設(shè)定為Vpass或者中間電位。REASB寫入方式將與源側(cè)選擇的字線相鄰的第一字線、與第一字線相鄰的第二字線、與第二字線相鄰的第三字線、或者位于與選擇的字線相距幾條線的線設(shè)定為Vss，而將選擇的字線設(shè)定為Vpgm，并且將其它的字線設(shè)定為Vpass或者中間電位。因此，與選擇的字線相鄰的第一字線、與第一字線相鄰的第二字線、與第二字線相鄰的第三字線、或者位于與選擇的字線相距幾條線的線被設(shè)定為Vss，以關(guān)斷存儲單元。這允許溝道緊接在選擇的單元之下，從而被容易地引導(dǎo)。
然而，在本實施例中，如果具有被設(shè)定為Vss的字線的單元是擦除單元，則閾值為負電壓，這阻止了單元被關(guān)斷。因此，在本實施例中，示于圖14A和14C的RLSB寫入方式以及示于圖14C的REASB寫入方式將與選擇的字線相鄰的第一字線或者與第一字線相鄰的第二字線設(shè)定為負電壓，例如(-1.5V)，而不是Vss。第一頁寫入操作將數(shù)據(jù)“0”和“2”置于存儲單元中。
(編程校驗讀出)(S14)除了讀出操作是以稍高于被提供給字線的讀出電平的校驗電平“a”執(zhí)行的之外，編程校驗讀出操作與讀出操作相同。如果存儲單元閾值電壓已經(jīng)達到校驗電平“a”，則PDC中的數(shù)據(jù)是“1”。這阻止了寫入操作。
如果存儲單元閾值電壓沒有達到校驗電平“a”，則在PDC中的數(shù)據(jù)是“0”。如果在所有的數(shù)據(jù)存儲電路10中PDC中的數(shù)據(jù)不是“1”(S15)，則再次執(zhí)行編程操作(S13)。重復(fù)編程操作和校驗操作，直到在所有的數(shù)據(jù)存儲電路10中PDC中的數(shù)據(jù)變?yōu)椤?”。
(第二頁寫入操作)圖13所示的第二頁寫入操作首先將寫入數(shù)據(jù)從外部輸入并且存儲到所有的數(shù)據(jù)存儲電路中的SDC中(S20)?？刂菩盘柡涂刂齐妷寒a(chǎn)生電路7隨后產(chǎn)生寫入電壓，例如Vsg。負電壓產(chǎn)生電路7-1也產(chǎn)生并且提供負電壓到襯底51(S21)。隨后，為了檢查在第一頁寫入操作期間寫入的數(shù)據(jù)，為字線設(shè)定讀出電平“a”(例如，負電壓)，以從存儲單元讀出數(shù)據(jù)(S22)。該讀出操作如上所述。如果單元閾值電壓低于字線的電位“a”，則PDC處于低電平。如果單元閾值電壓高于字線的電位“a”，則PDC處于高電平。
隨后，設(shè)定數(shù)據(jù)高速緩沖存儲器(S23)。也就是，如圖9B所示執(zhí)行第二頁寫入操作。
在第一頁寫入操作中，在數(shù)據(jù)“1”的情況下，并且在第二頁寫入操作中，在數(shù)據(jù)“1”的情況下，不執(zhí)行第二頁寫入操作。
在第一頁寫入操作中，在數(shù)據(jù)“1”的情況下，并且在第二頁寫入操作中，在數(shù)據(jù)“0”的情況下，第二頁寫入操作將單元中的數(shù)據(jù)設(shè)定為“1”。
在第一頁寫入操作中，在數(shù)據(jù)“0”的情況下，并且在第二頁寫入操作中，在數(shù)據(jù)“0”的情況下，第二頁寫入操作將單元中的數(shù)據(jù)設(shè)定為“2”。
在第一頁寫入操作中，在數(shù)據(jù)“0”的情況下，并且在第二頁寫入操作中，在數(shù)據(jù)“1”的情況下，第二頁寫入操作將單元中的數(shù)據(jù)設(shè)定為“3”。
為了執(zhí)行該操作，設(shè)定數(shù)據(jù)高速緩沖存儲器。同時，控制信號和控制電壓產(chǎn)生電路7產(chǎn)生高寫入電壓，例如Vpgm。
為了將存儲單元數(shù)據(jù)設(shè)定為“0”(在第一頁中數(shù)據(jù)“1”且在第二頁中數(shù)據(jù)“1”)，PDC被設(shè)定為高電平，DDC被設(shè)定為低電平，并且SDC被設(shè)定為高電平。
為了將存儲單元數(shù)據(jù)設(shè)定為“1”(在第一頁中數(shù)據(jù)“1”且在第二頁中數(shù)據(jù)“0”)，PDC被設(shè)定為低電平，DDC被設(shè)定為高電平，并且SDC被設(shè)定為高電平。
為了將存儲單元數(shù)據(jù)設(shè)定為“2”(在第一頁中數(shù)據(jù)“0”且在第二頁中數(shù)據(jù)“0”)，PDC被設(shè)定為低電平，DDC被設(shè)定為高電平，并且SDC被設(shè)定為低電平。
為了將存儲單元數(shù)據(jù)設(shè)定為“3”(在第一頁中數(shù)據(jù)“0”且在第二頁中數(shù)據(jù)“1”)，PDC被設(shè)定為低電平，DDC被設(shè)定為低電平，并且SDC被設(shè)定為低電平。
通過以預(yù)定順序提供信號BLC1、BLC2、DTG、REG和VREG，設(shè)定在PDC、DDC和SDC中的數(shù)據(jù)，以將數(shù)據(jù)傳送到PDC、DDC、SDC和TDC或者從PDC、DDC、SDC和TDC傳送數(shù)據(jù)。將不描述具體的操作。
(編程操作)(S24)編程操作與用于第一頁的完全相同。存儲在PDC中的數(shù)據(jù)“1”阻止寫入操作的執(zhí)行。存儲在PDC中的數(shù)據(jù)“0”允許寫入操作的執(zhí)行。
(校驗操作)(S25、S26和S27)編程校驗讀出操作與讀出操作相同。然而，通過對讀出電平添加裕量，將校驗電平“b’”、“c’”和“d’”被設(shè)定為稍高于讀出電平。利用校驗電平“b’”、“c’”和“d’”來執(zhí)行校驗讀出操作。例如，校驗電平“b’”是負電壓，而校驗電平“c’”和“d’”是正電壓。
例如以校驗電平“b’”、“c’”和“d’”的順序執(zhí)行校驗操作。
也就是，首先，為字線設(shè)定校驗電平“b’”。然后校驗存儲單元閾值電壓是否已經(jīng)達到校驗電平“b’”(S25)。如果存儲單元閾值電壓已經(jīng)達到了校驗電平，則PDC處于高電平，阻止了寫入操作。如果存儲單元閾值電壓沒有達到校驗電平，則PDC處于低電平，允許在下次編程中進行寫入操作。
隨后，為字線設(shè)定校驗電平“c’”。然后根據(jù)存儲單元閾值電壓是否已經(jīng)達到校驗電平“c’”，進行校驗(S26)。如果存儲單元閾值電壓已經(jīng)達到了校驗電平，則PDC處于高電平，阻止了寫入操作。如果存儲單元閾值電壓沒有達到校驗電平，則PDC處于低電平，允許在下次編程中執(zhí)行寫入操作。
隨后，為字線設(shè)定校驗電平“d’”。然后根據(jù)存儲單元閾值電壓是否已經(jīng)達到校驗電平“d’”，進行校驗(S27)。如果存儲單元閾值電壓已經(jīng)達到校驗電平，則PDC處于高電平，阻止了寫入操作。如果存儲單元閾值電壓沒有達到校驗電平，則PDC處于低電平，允許在下次編程中執(zhí)行寫入操作。
由此重復(fù)編程操作和校驗操作，直到在所有的數(shù)據(jù)存儲電路10中PDC中的數(shù)據(jù)變?yōu)楦唠娖健?br> 下面將描述具體的校驗操作。
(校驗(b’))(S25)編程校驗操作向選擇的字線提供校驗電壓“b’”。
首先，Vread(例如，5V)被提供給在選擇的塊中的未選擇的字線。Vsg(Vdd+Vth，例如2.5V+Vth)被提供給在選擇的塊中的選擇柵SGD。將數(shù)據(jù)存儲電路10中的信號BLCLAMP設(shè)定為(0.6V+Vth)，并且將信號BLC2設(shè)定為Vdd+Vth以使位線預(yù)充電。當(dāng)數(shù)據(jù)“2”和“3”被寫入到存儲單元時，存儲在SDC中的數(shù)據(jù)是“0”。這阻止了位線的預(yù)充電。僅僅在數(shù)據(jù)“0”和“1”被寫入到存儲單元時，位線被預(yù)充電。
隨后，將單元的源側(cè)選擇線SG2設(shè)定為Vdd。當(dāng)閾值電壓高于電位“b’”時，單元被關(guān)斷，并且位線因此而保持在高電平。此外，當(dāng)閾值電壓低于電位“b’”時，單元被導(dǎo)通，并且位線被設(shè)定為Vss。當(dāng)位線被放電時，TDC的節(jié)點N3被設(shè)定為Vss，以將信號REG設(shè)定為高電平，從而導(dǎo)通晶體管61q。在DDC中的數(shù)據(jù)因此被傳送到TDC。
隨后，將信號DTG設(shè)定為高電平，以導(dǎo)通晶體管61s，從而將PDC中的數(shù)據(jù)傳送到DDC。DDC中的數(shù)據(jù)隨后被傳送到PDC。數(shù)據(jù)存儲電路中的信號BLPRE隨后被設(shè)定為電壓Vdd+Vth，以導(dǎo)通晶體管61u，從而將TDC的節(jié)點N3預(yù)充電到Vdd。隨后，將信號BLCLAMP被設(shè)定為例如(0.45V+Vth)以導(dǎo)通晶體管61t。這樣，如果位線處于低電平，TDC的節(jié)點N3變?yōu)榈碗娖?。如果位線處于高電平，TDC的節(jié)點N3變?yōu)楦唠娖健?br> 在此，執(zhí)行寫入操作導(dǎo)致低電平被存儲在DDC中。不執(zhí)行寫入操作導(dǎo)致高電平被存儲在DDC中。僅當(dāng)避免寫入操作時，將信號VREG設(shè)定為Vdd以將信號REG設(shè)定為高電平由此而強制性地將TDC的節(jié)點N3設(shè)定為高電平。在該操作之后，在PDC中的數(shù)據(jù)被傳送到DDC，并且TDC的電位被加載到PDC中。僅僅當(dāng)寫入操作被避免以及當(dāng)數(shù)據(jù)“1”已被寫入到存儲單元，其中單元閾值電壓已經(jīng)達到了校驗電壓“b”時，高電平被鎖存在PDC中。僅僅當(dāng)單元閾值電壓沒有達到電位“b’”以及當(dāng)數(shù)據(jù)“2”和“3”被寫入到存儲單元中時，低電平被鎖存在PDC中。
(校驗(c’))(S26)對于數(shù)據(jù)“2”已經(jīng)被寫入其的單元，已經(jīng)利用校驗電壓“a’”執(zhí)行了第一頁寫入操作，該校驗電壓“a’”低于原始校驗電壓“c’”。隨后對相鄰單元的寫入操作可以提高了閾值電壓，該閾值電壓可以已達到原始校驗電壓“c’”。因此，首先，執(zhí)行對于數(shù)據(jù)“2”的校驗。該編程校驗操作對選擇的字線施加校驗電壓“c’”。
首先，將Vread(例如5V)提供給在選擇的塊中的未選擇的字線。將Vsg(Vdd+Vth，例如2.5V+Vth)提供給在選擇的塊中的選擇柵SGD。將圖7中示出的在數(shù)據(jù)存儲電路10中的信號BLCLAMP設(shè)定為例如(1V+Vth)，并且將信號REG設(shè)定為Vdd+Vth，以使位線預(yù)充電。如果數(shù)據(jù)“0”和“3”已經(jīng)被寫入到存儲單元，則DDC已經(jīng)被設(shè)定為低電平。這阻止了位線被預(yù)充電。如果數(shù)據(jù)“1”和“2”已經(jīng)被寫入到存儲單元，則DDC已經(jīng)被設(shè)定為高電平。這允許位線被預(yù)充電。
然后，NAND單元的源側(cè)選擇線SG2被設(shè)定為Vdd。當(dāng)閾值電壓高于電位“c’”時，單元被關(guān)斷。位線因此保持在高電平。此外，當(dāng)閾值電壓低于電位“c’”時，單元被導(dǎo)通。這將位線設(shè)定為Vss。當(dāng)位線被放電時，TDC的節(jié)點N3被設(shè)定為Vss。隨后信號REG被設(shè)定為高電平以導(dǎo)通晶體管61q。在DDC中的數(shù)據(jù)因此被傳送到TDC。
隨后，信號DTG被設(shè)定為Vdd+Vth，以導(dǎo)通晶體管61s，從而將數(shù)據(jù)PDC中的傳送到DDC。DDC中的數(shù)據(jù)隨后被傳送到PDC。
隨后，將信號VPRE設(shè)定為Vdd，以將信號BLPRE設(shè)定為Vdd+Vth，從而時TDC的節(jié)點N3預(yù)充電至Vdd。隨后，將信號BLCLAMP設(shè)定為例如(0.45V+Vth)，以導(dǎo)通晶體管61t。然后，如果位線處于低電平，則TDC的節(jié)點N3變?yōu)榈碗娖健Ｈ绻痪€處于高電平，則TDC的節(jié)點N3變?yōu)楦唠娖健?br> 在此，執(zhí)行寫入操作導(dǎo)致低電平被存儲在DDC中。不執(zhí)行寫入操作導(dǎo)致高電平被存儲在DDC中。通過將信號VREG設(shè)定為Vdd并且將信號REG設(shè)定為Vdd+Vth，僅僅當(dāng)寫入操作被避免時，TDC的節(jié)點N3強制性地變?yōu)楦唠娖健?br> 隨后，PDC中的數(shù)據(jù)被傳送到DDC，而TDC的電位被加載到PDC中。僅僅當(dāng)寫入操作被避免以及當(dāng)數(shù)據(jù)“2”已經(jīng)被寫入到存儲單元，其中單元閾值電壓已經(jīng)達到校驗電壓“c’”時，高電平被鎖存在PDC中。僅僅當(dāng)單元閾值電壓沒有達到電位“c’”以及當(dāng)數(shù)據(jù)“1”和“3”已經(jīng)被寫入到存儲單元時，低電平被鎖存在PDC中。
(校驗(d’))(S27)該編程校驗操作將校驗電壓“d’”提供給選擇的字線。在這種狀態(tài)下，首先，Vread(例如5V)被提供給選擇的塊中的未選擇的字線。Vsg(Vdd+Vth，例如2.5V+Vth)被提供給選擇的塊中的選擇柵SGD。將信號BLCLAMP設(shè)定為例如(0.6V+Vth)并且將BLPRE設(shè)定為Vdd+Vth以導(dǎo)通晶體管61t和61u，從而使位線預(yù)充電。
隨后，將單元的源側(cè)選擇線SG2設(shè)定為Vdd。當(dāng)閾值電壓高于電位“d’”時，單元被關(guān)斷。位線因此而保持在高電平。此外，當(dāng)閾值電壓低于電位“d’”時，單元被導(dǎo)通。位線因此被設(shè)定為Vss。當(dāng)位線被放電時，TDC的節(jié)點N3被設(shè)定為Vss。信號REG被設(shè)定為高電平以導(dǎo)通晶體管61q。DDC中的數(shù)據(jù)因此被傳送到TDC。
隨后，將信號DTG被設(shè)定為高電平以導(dǎo)通晶體管61s，從而將PDC中的數(shù)據(jù)傳送到DDC。TDC中的數(shù)據(jù)隨后被傳送到PDC。隨后，將信號BLPRE設(shè)定為Vdd+Vth以導(dǎo)通晶體管61u，從而使TDC的節(jié)點N3預(yù)充電至Vdd。隨后，將信號BLCLAMP設(shè)定為例如(0.45V+Vth)以導(dǎo)通晶體管61t。如果位線處于低電平，則TDC的節(jié)點N3變?yōu)榈碗娖?。如果位線處于高電平，則TDC的節(jié)點N3變?yōu)楦唠娖健?br> 在此，執(zhí)行寫入操作導(dǎo)致低電平被存儲在DDC中。不執(zhí)行寫入操作導(dǎo)致高電平被存儲在DDC中。信號VREG因此被設(shè)定為Vdd以設(shè)定信號REG，從而導(dǎo)通晶體管61q。這樣，僅僅當(dāng)寫入操作被避免時，TDC的節(jié)點N3被強制性地設(shè)定為高電平。在此操作之后，PDC中的數(shù)據(jù)被傳送到DDC，并且TDC的電位被加載到PDC中。僅僅當(dāng)寫入操作被避免以及當(dāng)數(shù)據(jù)“3”已被寫入到存儲單元，其中單元閾值電壓已達到校驗電壓“d’”時，高電平被鎖存在PDC中。僅僅當(dāng)單元閾值電壓沒有達到電位“d”以及當(dāng)數(shù)據(jù)“1”和“2”已經(jīng)被寫入到存儲單元時，低電平被鎖存在PDC中。
如果PDC處于低電平，則再次執(zhí)行寫入操作。重復(fù)編程操作和校驗操作，直到在所有的數(shù)據(jù)存儲電路中PDC中的數(shù)據(jù)改變?yōu)楦唠娖?S28)。
在上述編程校驗操作中，在一個編程操作之后執(zhí)行三個校驗操作。然而，在初始的編程循環(huán)中，閾值電壓沒有增加。因此，用于存儲單元數(shù)據(jù)“3”的校驗或者用于存儲單元數(shù)據(jù)“3”和“2”的校驗的可以被省略。此外，用于存儲單元數(shù)據(jù)“1”的寫入操作或者用于存儲單元數(shù)據(jù)“2”和“1”的寫入操作在接近編程結(jié)束的編程循環(huán)之前完成。這些校驗操作因此可以被省略。用于存儲單元數(shù)據(jù)“1”的校驗的省略消除了保持存儲在SDC中的數(shù)據(jù)的需要。這使得能夠從外部預(yù)加載接下來的寫入數(shù)據(jù)。
(擦除操作)對圖4中的虛線所示的每個塊執(zhí)行擦除操作。對連接到各數(shù)據(jù)存儲電路的兩條位線(BLie和BLio)同時執(zhí)行擦除操作。在擦除之后，單元閾值變?yōu)槿鐖D9c中所示的存儲單元數(shù)據(jù)“0”。
在RSLB或者REASB方法的情況下，需要使擦除單元的閾值電壓變淺(shallower)。因此，在擦除操作之后，選擇在塊中的所有字線并且執(zhí)行編程操作和編程校驗讀出操作。如圖9C中所示，執(zhí)行寫入操作，直到校驗電平“z”。在這種情況下，除了選擇所有的字線以及對于校驗將選擇的字線的電位設(shè)定為z(例如，-3V)之外，執(zhí)行通常的編程操作和編程校驗讀出操作。被擦除的閾值電壓因此被編程，從而將閾值分布設(shè)定為更窄。
上述實施例為電壓低于0V的負側(cè)設(shè)定了包括數(shù)據(jù)“0”的多個閾值電壓。也就是，為負電壓側(cè)設(shè)定了數(shù)據(jù)“0”和“1”。由此可以將兩個數(shù)據(jù)“2”和“3”設(shè)定在0V至Vread的范圍內(nèi)。這使得能夠加寬各數(shù)據(jù)的閾值電壓分布。如果在編程序列期間，編程校驗操作導(dǎo)致了不充分的寫入操作，則重復(fù)編程校驗操作和編程操作，其中對于下次的編程操作，寫入電壓Vpgm增加了ΔVpgm(非常小的Vpgm)。ΔVpgm的增加使得能夠減少編程和校驗操作的數(shù)量，但是不利地加寬了閾值電壓分布。然而，本實施例允許閾值電壓分布被加寬。因此，盡管在增加的ΔVpgm的情況下，仍可以減少編程和校驗操作的數(shù)量以提高寫入速度。
為了向選擇的單元的柵極提供負電壓，需要將字線和襯底51設(shè)定為負電壓；在襯底51上形成構(gòu)成行解碼器6-1的高電壓N溝道MOS晶體管H.V.Tr，并且襯底51具有大電容。然而，如圖1中所示，第一實施例在N阱區(qū)53中形成P阱區(qū)57；在P阱區(qū)53中形成具有大電容的在數(shù)據(jù)存儲電路中的低電壓N溝道MOS晶體管L.V.Tr。這抑制了襯底51的電容的增大。因此將襯底高速充電至負電位，使得能夠降低電流消耗。
在編程序列或者讀出序列中，將P型襯底51設(shè)定為負電壓，用于例如數(shù)據(jù)傳送的配置(setup)。這消除了為每一個編程操作向大電容襯底51充電的需要，使得能夠高速寫入操作并且降低電流消耗。
已經(jīng)提出了REASE和RLSB方法以避免“1”寫入操作(非寫入)的錯誤執(zhí)行。為了關(guān)斷NAND串狀(string-like)溝道，將字線設(shè)定為Vss。然而，如果該單元是擦除單元，則閾值電平在負側(cè)較深。因此，字線被設(shè)定為負電位。
此外，如先前所述的，在寫入操作期間，向選擇的單元中的每一條字線提供寫入電壓Vpgm。隨后，在編程校驗操作期間，用逐漸增大的寫入電壓Vpgm重復(fù)寫入操作，直到選擇的單元的閾值電壓達到預(yù)定值。如圖2B中所示，與圖2A中所示的現(xiàn)有技術(shù)中的相比，本實施例可以稍微降低校驗電平VC和VD。這有利地使得能夠降低寫入電壓Vpgm并且由此降低外圍電路的擊穿電壓。此外，可以減小產(chǎn)生寫入電壓Vpgm的泵浦電路的尺寸。
在2位4值數(shù)據(jù)情況下描述了上述實施例。但是，本發(fā)明不限于此。本實施例可以應(yīng)用于3位8值數(shù)據(jù)，4位16值數(shù)據(jù)，或者更多位更多值數(shù)據(jù)。例如，對于這樣的多值數(shù)據(jù)的存儲，可以在負側(cè)設(shè)定8值中的4值或者16值中的8值。
在上述實施例中，0V被設(shè)定在對應(yīng)于多值數(shù)據(jù)的多個閾值電壓分布的中心部分中。但是，本發(fā)明并不限于此。如圖15A所示，例如，可以將多值數(shù)據(jù)的中心部分設(shè)定為具有最小數(shù)據(jù)保持的閾值電壓DVthmin。
圖15B示出了在所需的數(shù)據(jù)保持與差分B、C和D之間的關(guān)系，該差分B、C和D是在各閾值電壓與具有最小數(shù)據(jù)保持的閾值電壓DVthmin之間的差分。如圖15B所示，有必要隨著與具有最小數(shù)據(jù)保持的閾值電壓的差值的增大，一致地增大用于所需的數(shù)據(jù)保持的設(shè)定裕量，也就是，圖2A和2B中示出的在校驗電平VB、VC和VD與讀出電平RB、RC和RD之間的設(shè)定差分VB-RB、VC-RC、以及VD-RD。
在圖15B所示的常規(guī)技術(shù)中，對于與具有最小數(shù)據(jù)保持的閾值電壓的差分B，VB-RB是0.1V。差分C的VC-RC是0.2V，以及差分D的VD-RD是0.3V。差分的總量是0.6V。常規(guī)技術(shù)因此需要設(shè)定0.6V的裕量。
比較而言，圖15C涉及本實施例并且示出了在所需的數(shù)據(jù)保持與閾值電壓之間的關(guān)系。在圖15C中，差分B的VB-RB是0.2V，差分C的VC-RC是0.1V，以及差分D的VD-RD是0.2V。差分總量是0.5V。本實施例因此僅僅需要設(shè)定0.5V的裕量。
由此可以減小裕量的總量，允許在Vread的范圍內(nèi)存儲更多的數(shù)據(jù)。
(第二實施例)在第一實施例中，如圖13所示，對于每個編程，第二頁寫入操作包括三次校驗操作，校驗“b’”、校驗“c’”和校驗“d’”。因此在保持設(shè)定閾值電壓的數(shù)量時，也就是，隨著數(shù)量的增加，例如從8增加到16，校驗操作的數(shù)量增加。這不利地降低了寫入速度。第二實施例因此降低了校驗操作的數(shù)量以實現(xiàn)高速寫入操作。
圖16示出了根據(jù)第二實施例的存儲單元陣列的電路結(jié)構(gòu)。該圖示出了其中將未選擇的位線用作源線的實例。在該實例中，位線BL0o、BL1o至BLNo被用作源線。圖16中示出的存儲單元陣列因此不具有如圖4中所示的源線SRC。然而，存儲單元陣列具有將選擇的NAND單元的一端和選擇的位線連接在一起的選擇柵以及將選擇的NAND單元的另一端和未選擇的位線連接在一起的選擇柵。
也就是，在NAND單元的源極側(cè)設(shè)置選擇柵S1-1和S1-2。在NAND單元的漏極側(cè)設(shè)置選擇柵SGD1和SGD2。將選擇柵S1-1的所有柵極連接到選擇線SGS1。將選擇柵S1-2的柵極連接到選擇線SGS2。將選擇柵S2-1的柵極連接到選擇線SGD1。將選擇柵S2-2的柵極連接到選擇線SGD2。
在該結(jié)構(gòu)中，例如，為了選擇在位線BL0e和BL1e至BLNe的每一條的右側(cè)記載的NAND單元，將選擇線SGD1設(shè)定為高電平以導(dǎo)通選擇柵S2-1。NAND單元的一端因此被連接到位線BL0e和BL1e至BLNe中的對應(yīng)的一條。同時，將選擇線SGS1設(shè)定為高電平以導(dǎo)通選擇柵S1-1。NAND單元的另一端因此被連接到位線BL0o和BL1o至BLNo中的對應(yīng)的一條，作為源線。
例如，為了選擇在位線BL0e和BL1e至BLNe的每一條的左側(cè)記載的NAND單元，將選擇線SGD2設(shè)定為高電平以導(dǎo)通選擇柵S2-2。NAND單元的一端因此被連接到位線BL0e和BL1e至BLNe中的對應(yīng)的一條。同時，將選擇線SGS2設(shè)定為高電平以導(dǎo)通選擇柵S1-2。NAND單元的另一端因此被連接到位線BL0o和BL1o至BLNo中的對應(yīng)的一條，作為源線。
與偶數(shù)位線BL0o和BL1e至BLKe相比，奇數(shù)位線BL0o和BL1o至BLKo是源線。因此，以字線WL0和WL1至WL30的順序選擇存儲單元，其中數(shù)據(jù)被寫入到選擇的存儲單元。
即使與第一實施例的情況相同，閾值電壓為負值，也可以實現(xiàn)第二實施例。但是，在下面的描述中，為了便于描述，閾值電壓是正值。
假設(shè)電平A(a’＝0.5V)和電平B(b’＝1.5V)被寫入到多個存儲單元。在這種情況下，將選擇的字線的電位設(shè)定為b’＝1.5V。向?qū)?yīng)于寫入了電平A的單元的未選擇的位線(源線)提供電位b’-a’(1V)。向?qū)?yīng)于寫入了B電平的單元的未選擇的位線(源線)提供電位0V。隨后，向?qū)?yīng)于寫入了電平A的單元的選擇的位線(單元漏極)提供電位b’-a’+Vpre(0.6V＝1.6V。向?qū)?yīng)于寫入了電平B的單元的選擇的位線(單元漏極)提供電位Vpre(0.6V)。
同時，如上所述選擇單元漏極側(cè)選擇線SGD1和SGD2中的一條和單元源極側(cè)選擇線SGS1和SGS2中的一條。這使得能夠在單個校驗讀出操作期間讀出多個電平。
圖17示出了編程序列的實例，其中步驟31一次執(zhí)行三個校驗操作，校驗(b’)、校驗(c’)和校驗(d’)。
圖18示出了編程序列的實例，其中步驟32一次執(zhí)行兩個校驗操作，校驗(b’)和校驗(c’)。
在圖17和18中，與圖13相同的部件采用相同的參考標(biāo)號表示。
圖19示出了應(yīng)用于第二實施例的數(shù)據(jù)存儲電路10的實例。在圖19中，與圖7相同的部件采用相同的參考標(biāo)號表示。除了具有保持從選擇的位線讀出的電壓的TDCA和TDCB以及位線對BLe和Blo中的位線BLo被用作源線之外，圖19中的數(shù)據(jù)存儲電路10與圖7中的相同。
在圖19中，通過晶體管61t_A和62b_A將TDCA連接到被連接到位線BLe的晶體管61w。向晶體管61tA的柵極提供信號BLCLAMP_A。將晶體管62b_A的柵極連接到SDC的節(jié)點N2b。TDCA由MOS電容器61p_A構(gòu)成。電容器61p_A的一端連接到連接節(jié)點N3，而另一端被提供信號BOOST。連接節(jié)點N3通過晶體管61h_A和62a_A連接到PDC的節(jié)點N1a。向晶體管61h_A的柵極提供信號BLC1。將晶體管62a_A連接到SDC的節(jié)點N2a。連接節(jié)點N3通過晶體管61q_A連接到構(gòu)成DDC的晶體管61r。向晶體管61q_A的柵極提供信號REG。將經(jīng)過晶體管61u_A的電流通路的一端連接到連接節(jié)點N3。向經(jīng)過晶體管61u_A的電流通路的另一端提供信號VPRE_A。向晶體管61u_A的柵極提供信號BLPRE_A。
通過晶體管61t_B和62b_B將TDCB連接到被連接到位線BLe的晶體管61w。向晶體管61t_B的柵極提供信號BLCLAMP_B。將晶體管62b_B的柵極連接到SDC的節(jié)點N2b。TDCB由MOS電容器61p_B構(gòu)成。電容器61p_B的一端連接到連接節(jié)點N4，而另一端被提供信號BOOST。連接節(jié)點N4通過晶體管61h_B和62a_B連接到PDC的節(jié)點N1a。向晶體管61h_B的柵極提供信號BLC1。將晶體管62a_B的柵極連接到SDC的節(jié)點N2b。連接節(jié)點N4通過晶體管61q_B連接到構(gòu)成DDC的晶體管61r。向晶體管61q_B的柵極提供信號REG。將經(jīng)過晶體管61u_B的電流通路的一端連接到連接節(jié)點N4。向經(jīng)過晶體管61u_B的電流通路的另一端提供信號VPRE_B。向晶體管61u_B的柵極提供信號BLPRE_B。
其一端連接到位線BLo、用作源線SRC的晶體管61x使其另一端連接到晶體管62c_A和62c_B的一端。向晶體管62c_A的另一端提供電壓BLCRL_A。將晶體管62c_A的柵極連接到SDC的節(jié)點N2a。向晶體管62c_B的另一端提供電壓BLCRL_B。將晶體管62c_B的柵極連接到SDC的節(jié)點N2b。晶體管62c_A和62c_B構(gòu)成用于位線BLo的充電路徑，用作源線。通過控制信號和控制電壓產(chǎn)生電路7產(chǎn)生電壓BLCRL_A和BLCRL_B。將電壓BLCRL_A和BLCRL_B設(shè)定為例如b’-a’(1V)或者0V。
上述結(jié)構(gòu)具有用于在每個數(shù)據(jù)存儲電路10中的未選擇的位線的充電路徑。因此可以向用作源線SRC的位線BLo提供多個電位，例如b’-a’(1V)或者0V。也可以向選擇的位線(單元漏極)提供多個電位，例如b’-a’+Vpre(1.6V)或者Vpre(0.6)V。
在上述結(jié)構(gòu)中，為了將電平A寫入到存儲單元，將SDC的節(jié)點N2a和N2b分別設(shè)定為高電平和低電平。為了將電平B寫入到存儲單元，將SDC的節(jié)點N2a和N2b分別設(shè)定為低電平和高電平。這根據(jù)SDC的節(jié)點N2a和N2b的電平將晶體管62a_A、62a_B、62b_A、62b_B、62c_A以及62c_B設(shè)定為導(dǎo)通或者關(guān)斷。在這種狀態(tài)下，每個電位被提供給位線。
為了將數(shù)據(jù)“1”(非寫數(shù)據(jù))寫入到被連接到字線WL0的單元，將字線WL0設(shè)定為Vpgm并且將選擇線SGS1和SGS2設(shè)定為Vss。隨后，將位線設(shè)定為Vdd，單元溝道被引導(dǎo)并且被設(shè)定為高電位。然而，由于選擇線SGS2處于Vss，在選擇柵S1-2處不利地發(fā)生GIDL(柵極誘導(dǎo)的漏極泄漏)，從而導(dǎo)致對被連接到字線WL0的單元執(zhí)行錯誤的寫入操作。選擇線SGS2因此被設(shè)定為Vdd或者中間電位以減弱電場?？蛇x地，在編程期間，將選擇線SGS1和SGS2設(shè)定為Vdd以向未選擇的位線BLo提供與選擇的位線Ble的相同的電位。在這種情況下，圖19中所示的數(shù)據(jù)存儲電路具有如點線所示的額外的晶體管61v，該晶體管61v具有信號BLSo被輸入其的柵極。通過晶體管61v，與選擇的位線BLe相同的電位被提供給位線BLo。
此外，在用于電平A的校驗讀出操作中，關(guān)斷單元將位線的電位設(shè)定為b’-a’+Vpre(1.6V)。關(guān)斷單元將位線的電位設(shè)定為b’-a’(1.0V)。在用于電平B的校驗讀出操作中，關(guān)斷單元將位線的電位設(shè)定為Vpre(0.6V)。關(guān)斷單元將位線的電位設(shè)定為0V。
為了將位線的電位讀出到PDC，例如，將信號VPRE_A和VPRE_B設(shè)定為Vdd以導(dǎo)通晶體管61u_A和61u_B。TDCA和TDCB因此被設(shè)定為Vdd。隨后將信號BOOST設(shè)定為高電平以將TDCA和TDCB的電壓增大為更接近于2Vdd。隨后，將信號BLCLAMPA設(shè)定為b’-a’+Vsen+Vth(1.4V+Vth)。將信號BLCLAMPB設(shè)定為Vsen+Vth(0.4V+Vth)。結(jié)果，高電平位線允許TDCA和TDCB保持在2Vdd。低電平位線將TDCA和TDCB設(shè)定為低電平。隨后降低信號BOOST以將信號BLC1設(shè)定為高電平。在TDCA和TDCB中的數(shù)據(jù)隨后被傳送到PDC。也就是，如果電平A可以被充分寫入，則TDCA中的高電平被傳送到PDC。如果電平B可以被充分寫入，則TDCB中的高電平被傳送到PDC。
如果電平A不能被充分寫入，則在TDCA中的低電平被傳送到PDC。如果電平B不能被充分寫入，則在TDCB中的低電平被傳送到PDC。
此外，對于讀出操作，與第一實施例的情況相同，作為用于存儲單元的襯底的P型阱區(qū)被設(shè)定為地電位。然而，第二實施例向未選擇的位線(源)提供電位，對存儲單元施加反向偏置(back bias)。因此，需要避免這一點。
圖20、21和22示出了根據(jù)第二實施例的存儲單元陣列的截面圖。如圖20、21和22所示，每一個作為隔離區(qū)形成在存儲單元MC之間的STI(淺溝槽隔離)被形成為比P阱區(qū)55深，以將P阱區(qū)55分隔成NAND單元(位線)。通過對各NAND單元中的P阱區(qū)55施加與未選擇的位線(源)相同的電位，可以消除對存儲單元陣列的反向偏置。
在圖16所示的電路結(jié)構(gòu)中，選擇柵S1-1、S1-2、S2-1和S2-2控制位線對例如位線BL0e和BL0o與單個數(shù)據(jù)存儲電路10的連接，其中未選擇的位線用作源線。然而，在相鄰位線之間的窄間隔使得很難形成將位線連接到擴散層的接觸CT。
圖23示出了圖16的修改例，其便于接觸CT的形成。在圖23中，與圖16相同的部件由相同的參考標(biāo)號表示。
在圖23中，其中的每一個將位線和擴散層連接到一起的接觸CT被交替地設(shè)置在用于每條位線的NAND單元的一端或另一端。也就是，對于位線BL0e...BL(N-1)e和BLNe，接觸CT被連接到選擇柵S2-2的擴散層。對于位線BL0o...BL(N-1)o和BLNo，接觸CT被連接到選擇柵S1-1的擴散層。
在上述結(jié)構(gòu)中，選擇柵S1-1、S1-2、S2-1和S2-2使用連接到相鄰的數(shù)據(jù)存儲電路10的未選擇的位線作為源線。具體地，如果選擇線SGD1處于高電平，選擇線SGD2處于低電平，選擇線SGS1處于高電平，并且選擇線SGS2處于低電平，則選擇柵S2-1導(dǎo)通，選擇柵S2-2關(guān)斷，選擇柵S1-1導(dǎo)通，并且選擇柵S1-2關(guān)斷。因此，對于數(shù)據(jù)存儲電路10-0，位線BL0o被選擇，并且連接到數(shù)據(jù)存儲電路10-1的未選擇的位線BL1e被用作源線。
如果選擇線SGD1處于低電平，選擇線SGD2處于高電平，選擇線SGS1處于低電平，并且選擇線SGS2處于高電平，則選擇柵S2-1關(guān)斷，選擇柵S2-2導(dǎo)通，選擇柵S1-1關(guān)斷，并且選擇柵S1-2導(dǎo)通。因此，對于數(shù)據(jù)存儲電路10-1，位線BL1e被選擇，并且連接到數(shù)據(jù)存儲電路10-0的未選擇的位線BL1o被用作源線。
在圖23示出的結(jié)構(gòu)中，對于相鄰的位線，其中的每一個將擴散層和位線連接到一起的接觸被交替地設(shè)置在NAND單元的一端或者另一端。因此，即使在位線之間有窄的間隔，也可以容易地形成用于位線和擴散層的接觸。由此可以減小用于接觸設(shè)置的裕量。這對于減小元件的尺寸是有利的。
在圖16中，例如，如果位線BLNe被預(yù)充電并且位線BLNo被用作源線以讀出在導(dǎo)通狀態(tài)下的單元的電位，則位線BLNe的電位從Vpre(0.6V)降低到Vss(0V)或者從b’-a’+Vpre(1.6V)降低到b’-a’(1V)。此時，相鄰位線的電容Cp的耦合可以降低相鄰的位線BL(N-1)o的電壓。
因此，代替臨時預(yù)充電，位線BL0e總是被充電以使其電位保持在Vpre(0.6V)或者b’-a’+Vpre(1.6V)。該結(jié)構(gòu)使電流流到控制信號和控制電壓產(chǎn)生電路7中，該控制信號和控制電壓產(chǎn)生電路7連接到用作源線的位線以提供電壓Vss(0V)或者b’-a’(1V)。然而，可以通過例如如下方式讀出數(shù)據(jù)，即確保穩(wěn)定電流所需的時間，或者首先從大電流流經(jīng)的單元讀出數(shù)據(jù)，然后對除了大電流流經(jīng)的單元以外的單元即具有較小電流的單元執(zhí)行讀出操作，并且重復(fù)該操作。
在圖16中，位線BL0o、BL2o以及BL4o被用作源線以從位線BL0e、BL2e、BL4e...分別讀出數(shù)據(jù)。然而，固定的電位(例如0V)可以被施加到相鄰的位線BL1e和BL1o、BL3e和BL3o、BL5e和BL5o...，并且被用作屏蔽來抑制耦合。在這種情況下，圖16所示的數(shù)據(jù)存儲電路的每一個都連接到一組四位線上。
第二實施例將相鄰的未選擇的位線用作源線，并且如果電平B被寫入到單元，則源線被提供地電位。如果電平A(＜B)被寫入到單元，則源線被提供電位B-A，與電平B被寫入其的單元對應(yīng)的選擇位線被提供Vpre，并且電平A被寫入其的選擇位線被提供電位B-A+Vpre以將選擇的字線設(shè)定為電位B。此外，數(shù)據(jù)存儲電路10具有TDCA和TDCB，并根據(jù)存儲在SDC中的數(shù)據(jù)來切換它們。這使得可以同時校驗將要被寫入到存儲單元的多個閾值電壓。因此，可以減少所需的校驗操作，使得能夠提高寫入速度。
在第二實施例中，奇數(shù)位線BL0o和BL1o至BLKo以及偶數(shù)位線BL0e和BL1e至BLKe可以被選擇性地用作源線。在這種情況下，在圖16所示的結(jié)構(gòu)中，為了選擇例如位線BL0o，將位線SGS1設(shè)定為高電平以導(dǎo)通選擇柵S1-1。 NAND單元的一端因此被連接到位線BL0o。同時，將選擇線SGD1設(shè)定為高電平以導(dǎo)通選擇柵S2-1。NAND的另一端因此被連接到未選擇的位線BL0e。未選擇的位線BL0e起源線的作用。在這種情況下，以字線WL31和WL30到WL0的順序選擇存儲單元，其中數(shù)據(jù)被寫入到選擇的存儲單元。
例如，如果位線BL0e被選擇，則選擇線SGD2被設(shè)定為高電平以導(dǎo)通選擇柵S2-2。NAND單元的一端因此被連接到位線BL0e。同時，選擇線SGS2被設(shè)定為高電平以導(dǎo)通選擇柵S1-2。NAND單元的另一端因此被連接到未選擇的位線BL0o。未選擇的位線BL0o起源線的作用。
在這種情況下，如圖19中的虛線所示，數(shù)據(jù)存儲電路可以具有將位線BL0o連接到數(shù)據(jù)存儲電路10的晶體管61v以及將位線BL0e連接到位線充電電路的晶體管61y。于是可以通過晶體管62c_A、62c_B和61x、61y將電壓BLCRL_A和BLCRL_B選擇性地提供給奇數(shù)或者偶數(shù)位線。
在第二實施例中，通過一個校驗操作執(zhí)行了兩個電平的校驗。然而，并不限制于此。在四個電平的情況下，例如，可以同時校驗三個電平、四個電平或者多個電平。此外，在八個值的情況下，也可以同時校驗七個電平、八個電平或者多個電平，以及在16個值的情況下，可以同時校驗15個電平、16個電平或者多個電平。
本領(lǐng)域技術(shù)人員很容易想到其它的優(yōu)點和修改例。因此，本發(fā)明在其更寬的方面并不限于在此示出和描述的具體細節(jié)和示例性實施例。因此，只要不脫離由所附的權(quán)利要求及其等同物所限定的總發(fā)明構(gòu)思的精神或范圍，可以進行各種修改。
權(quán)利要求
1.一種半導(dǎo)體存儲器裝置，其特征在于包括存儲單元陣列，具有字線和位線，并且其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，所述控制電路控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成于襯底上，并且對于讀出操作，將第一負電壓提供給所述襯底，將第一電壓(第一電壓≥第一負電壓)提供給選擇的字線，并且將第二電壓提供給未選擇的字線。
2.根據(jù)權(quán)利要求1的裝置，其特征在于，所述控制電路的一部分形成于在P型的所述襯底中形成的N型阱區(qū)中以及在所述N型阱區(qū)中形成的P型阱區(qū)中。
3.根據(jù)權(quán)利要求1的裝置，其特征在于，所述控制電路包括泵浦電路，產(chǎn)生響應(yīng)于時鐘信號的負電壓；檢測電路，連接到所述泵浦電路的輸出端，所述檢測電路檢測來自所述泵浦電路的輸出電壓；振蕩器，產(chǎn)生所述時鐘信號；以及控制部分，向其提供來自所述檢測電路的輸出信號，所述控制部分根據(jù)來自所述檢測電路的所述輸出信號控制所述振蕩器。
4.一種半導(dǎo)體存儲器裝置，其特征在于包括存儲單元陣列，具有字線和位線，并且其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，以控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成于襯底上，并且對于寫入操作，將第二負電壓提供給所述襯底，并且將第三電壓(第三電壓≥第二負電壓)提供給未選擇的字線的一部分。
5.根據(jù)權(quán)利要求4的裝置，其特征在于，所述控制電路向位于比寫入對象存儲單元更接近于源線的未選擇的字線提供所述第三電壓。
6.根據(jù)權(quán)利要求4的裝置，其特征在于，所述控制電路的一部分形成于在P型的所述襯底中形成的N型阱區(qū)中以及在所述N型阱區(qū)中形成的P型阱區(qū)中。
7.一種半導(dǎo)體存儲器裝置，其特征在于包括存儲單元陣列，其中多個串聯(lián)的存儲單元被設(shè)置為矩陣，所述存儲單元連接到字線和位線，并且為所述存儲單元中的每一個設(shè)定多個閾值電壓中的一個；選擇晶體管，從所述字線中選擇；以及控制電路，根據(jù)輸入數(shù)據(jù)控制所述字線和位線的電位，以控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫入操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作，其中所述選擇晶體管形成于襯底上，并且對于擦除校驗讀出操作，將第三負電壓提供給所述襯底，并且將第三電壓(第四電壓≥第三負電壓)提供給選擇的字線。
8.根據(jù)權(quán)利要求7的裝置，其特征在于，所述控制電路的一部分形成于在P型的所述襯底中形成的N型阱區(qū)中以及在所述N型阱區(qū)中形成的P型阱區(qū)中。
9.一種半導(dǎo)體存儲器裝置，其特征在于包括存儲單元陣列，其中連接到字線和位線的多個串聯(lián)的存儲單元被設(shè)置為矩陣；控制部分，其將第一電壓提供給所述位線的與第一存儲單元對應(yīng)的第一位線，第一閾值電壓被寫入到所述第一存儲單元，所述控制部分將通過把所述第一電壓與在所述第一閾值電壓和第二閾值電壓之間的差值電壓相加而獲得的電壓提供給與第二存儲單元對應(yīng)的第二位線，低于所述第一閾值電壓的所述第二閾值電壓被寫入到所述第二存儲單元，所述控制部分將低于所述第一電壓的第二電壓提供給作為源線連接的并且與所述第一存儲單元對應(yīng)的第三位線，所述控制部分將通過把所述第二電壓與在所述第一閾值電壓和所述第二閾值電壓之間的差值電壓相加而獲得的電壓提供給作為源線連接的并且與所述第二存儲單元對應(yīng)的第四位線；第一數(shù)據(jù)存儲電路，其在寫入數(shù)據(jù)校驗操作期間檢測并保持所述第一位線的電位；以及第二數(shù)據(jù)存儲電路，其在所述寫入數(shù)據(jù)校驗操作期間檢測并保持所述第二位線的電位。
10.根據(jù)權(quán)利要求9的裝置，其特征在于，所述控制部分將所述第一閾值電壓提供給選擇的字線。
11.根據(jù)權(quán)利要求9的裝置，其特征在于，所述第二電壓是接地電位。
12.根據(jù)權(quán)利要求9的裝置，其特征在于還包括第一選擇電路，根據(jù)第一選擇信號將兩條相鄰的位線中的一條連接到所述多個串聯(lián)的存儲單元的一端；以及第二選擇電路，根據(jù)第二選擇信號將兩條相鄰的位線中的另一條連接到所述多個串聯(lián)的存儲單元的另一端。
13.根據(jù)權(quán)利要求1的裝置，其特征在于，所述存儲單元中的每一個存儲多個閾值電壓中的一個，并且所述多個閾值電壓中的一些是負值。
14.根據(jù)權(quán)利要求4的裝置，其特征在于，所述存儲單元中的每一個存儲多個閾值電壓中的一個，并且所述多個閾值電壓中的一些是負值。
15.根據(jù)權(quán)利要求7的裝置，其特征在于，所述存儲單元中的每一個存儲多個閾值電壓中的一個，并且所述多個閾值電壓中的一些是負值。
16.根據(jù)權(quán)利要求9的裝置，其特征在于，所述存儲單元中的每一個存儲多個閾值電壓中的一個，并且所述多個閾值電壓中的一些是負值。
17.根據(jù)權(quán)利要求1的裝置，其特征在于，所述多個閾值電壓的中心部分是0V。
18.根據(jù)權(quán)利要求1的裝置，其特征在于，所述多個閾值電壓的中心部分是具有最小數(shù)據(jù)保持的閾值電壓。
19.根據(jù)權(quán)利要求9的裝置，其特征在于，所述多條位線中的未選擇的一條起源線的作用。
20.根據(jù)權(quán)利要求9的裝置，其特征在于還包括NAND單元，包括所述存儲單元；第一接觸，連接第一位線和所述NAND單元的一端；以及第二接觸，連接第二位線和所述NAND單元的另一端；其中所述第一和第二接觸被分隔開并且被設(shè)置為沿著所述第一和第二位線的縱向方向。
全文摘要
存儲單元陣列(1)具有連接到字線(WL)和位線(BL)并被設(shè)置為矩陣的多個串聯(lián)的存儲單元。選擇晶體管(HVNTr)從所述字線中選擇?？刂齐娐犯鶕?jù)輸入數(shù)據(jù)控制所述字線和位線的電位，并且控制對所述存儲單元執(zhí)行的數(shù)據(jù)寫操作、數(shù)據(jù)讀出操作和數(shù)據(jù)擦除操作。所述選擇晶體管形成在襯底上。對于讀出操作，將第一負電壓提供給所述襯底，將第一電壓(第一電壓≥第一負電壓)提供給選擇的字線，并且將第二電壓提供給未選擇的字線。
文檔編號G11C16/10GK101060013SQ20061013101
公開日2007年10月24日 申請日期2006年12月22日 優(yōu)先權(quán)日2005年12月23日
發(fā)明者柴田昇 申請人:株式會社東芝