專利名稱：具有芯片內(nèi)建終結(jié)電路的半導體存儲裝置的制作方法
技術(shù)領域：
本發(fā)明涉及半導體存儲裝置，尤其涉及具有片內(nèi)終結(jié)電路的半導體存儲裝置，該片內(nèi)終結(jié)電路可獲得終結(jié)電阻的預期電平而與工藝、電壓及溫度的變化無關(guān)。
背景技術(shù)：
例如中央處理單元(CPU)、存儲器、門陣列(gate array)等的各種半導體裝置被制成集成芯片而引入例如個人計算機、服務器、工作站等電子產(chǎn)品中。一般來說，半導體裝置包括用來通過輸入引腳接收來自外部電路的各種信號的接收電路和用來將內(nèi)部信號通過輸出引腳提供到外部電路的輸出電路。
同時，由于電子產(chǎn)品的操作速度越來越快，所以半導體裝置之間的連系信號的漂移寬度(swing width)已被逐漸縮短以使信號傳輸?shù)难舆t時間最小。然而，因為信號的漂移寬度已被縮短，所以信號愈加傾向于由外部裝置所產(chǎn)生的噪聲，且由于接口端的阻抗失配，信號反射嚴重。由于外部噪聲和電壓、溫度與工藝的各種改變而導致阻抗失配。阻抗失配使得難以高速傳送數(shù)據(jù)，并導致由輸出端輸出的數(shù)據(jù)失真。因此，當配置于接收電路中的半導體裝置接收失真的信號時，常常會導致建立/保持(set-up/hold)失效和輸入電位無法檢測的問題。
因此，需要高操作速度的接收電路中的半導體裝置采用鄰近集成芯片的引腳的阻抗匹配電路。此時，該阻抗匹配電路被稱為芯片內(nèi)終結(jié)電路或片內(nèi)終結(jié)電路。通常，在片內(nèi)終結(jié)電路的規(guī)劃上，通過輸出電路在傳輸側(cè)發(fā)生源終結(jié)(source termination)，同時，通過并聯(lián)連接的終結(jié)電路在接收側(cè)發(fā)生對于連接輸入引腳的輸入電路的并聯(lián)終結(jié)。
圖1為傳統(tǒng)半導體存儲裝置的片內(nèi)終結(jié)器(ODT)電路的方塊圖。
如圖所示，傳統(tǒng)片內(nèi)終結(jié)電路包括解碼單元10、控制信號發(fā)生單元20和ODT輸出驅(qū)動器單元30。解碼單元10對擴展模式寄存器組(EMRS)的設定值進行解碼。控制信號發(fā)生單元20生成控制信號，即第1-第3上拉控制信號ODT_PU<1:3>和第1-第3下拉控制信號ODT_PD<1:3>，用以響應來自解碼單元10的第1-第3控制信號SO、S1、S2而導通或斷開第1-第3輸出驅(qū)動器單元32、34、36。ODT輸出驅(qū)動器單元30響應第1-第3上拉控制信號ODT_PU<1:3>和第1-第3下拉控制信號ODT_PD<1:3>來調(diào)節(jié)終結(jié)電阻值。ODT輸出驅(qū)動器單元30和輸出節(jié)點N1并聯(lián)連接，其目的在于調(diào)節(jié)終結(jié)電阻值，并且包括具有相同電阻值的第1-第3輸出驅(qū)動器單元32、34、36。
每個第1-第3輸出驅(qū)動器單元32、34、36均包括一個上拉驅(qū)動器和一個下拉驅(qū)動器。標記符號32A、32B、34A、34B、36A、36B分別表示第1上拉驅(qū)動器、第1下拉驅(qū)動器、第2上拉驅(qū)動器、第2下拉驅(qū)動器、第3上拉驅(qū)動器、第3下拉驅(qū)動器。第1-第3上拉驅(qū)動器32A、34A、36A包括一種金屬氧化物半導體(MOS)晶體管，亦即，P-通道金屬半導體(PMOS)晶體管或N-通道金屬半導體(NMOS)晶體管，其功能為響應第1-第3上拉控制信號ODT_PU<1:3>而將輸出節(jié)點N1驅(qū)動成上拉模式。同樣地，第1-第3下拉驅(qū)動器32B、34B、36B包括一種MOS晶體管，其功能為響應第1-第3下拉控制信號ODT_PD<1:3>而將輸出節(jié)點N1驅(qū)動成下拉模式。
在此，第1-第3輸出驅(qū)動器單元32、34、36具有相同的電路結(jié)構(gòu)，因而，以第1輸出驅(qū)動器單元32作為示例結(jié)構(gòu)加以說明。
圖2為圖1所示第1輸出驅(qū)動器單元的內(nèi)部電路圖，以圖1所用的相同組件的附圖標記表示相同構(gòu)造的組件。
如圖2所示，第1輸出驅(qū)動器單元32的第1上拉驅(qū)動器32A包括多個晶體管，即第1-第4PMOS晶體管PM1-PM4和上拉電阻器R1。此時，第1上拉控制信號ODT_PU<1>被輸入到第1-第4PMOS晶體管PM1-PM4的各柵極，且第1-第4PMOS晶體管的各源極被連接到第1電源電壓VDDQ。而且，上拉電阻器R1被配置在輸出節(jié)點N1和第1-第4PMOS晶體管PM1-PM4共同連接的漏極節(jié)點之間。
第1下拉驅(qū)動器32B包括多個NMOS晶體管，亦即第1-第4NMOS晶體管NM1-NM4和下拉電阻器R2。此時，第1下拉控制信號ODT_PD<1>被輸入到第1-第4NMOS晶體管NM1-NM4的各柵極，且第1-第4NMOS晶體管NM1-NM4的各源極被連接到第2電源電壓VSSQ。而且，下拉電阻器R2被配置在輸出節(jié)點N1和第1-第4NMOS晶體管NM1-NM4共同連接的漏極節(jié)點之間。
如上所述，ODT輸出驅(qū)動器單元30的第1-第3輸出驅(qū)動器單元32、34、36具有共享的輸出節(jié)點N1，亦即，第1-第3輸出驅(qū)動器單元32、34、36與輸出節(jié)點N1并聯(lián)連接。
因此，當響應第1-第3上拉控制信號ODT_PU<1:3>而導通的輸出驅(qū)動器單元的數(shù)量及第1-第3下拉控制信號ODT_PD<1:3>增加時，并聯(lián)連接的電阻器數(shù)量亦成比例的增加，結(jié)果，終結(jié)電阻值變得較小。反之，當導通的輸出驅(qū)動器單元的數(shù)量減少時，終結(jié)電阻值則變得較大。
用戶可通過利用EMRS的設定值來設定終結(jié)電阻值為50Ω、75Ω及150Ω等三者中之一。下文中，將在考慮第1-第3輸出驅(qū)動器單元32、34、36的導通電阻值的區(qū)塊下詳細描述所述終結(jié)電阻值。
假設第1-第3輸出驅(qū)動器單元32、34、36的各導通電阻值為150Ω，且當?shù)?-第3輸出驅(qū)動器單元32、34、36均導通時，則其等效于并聯(lián)連接3個150Ω電阻值的之電阻器。因此，終結(jié)電阻值為50Ω。而且，依相同假設，當?shù)?-第3輸出驅(qū)動器單元32、34、36中的兩個被導通時，其等效于并聯(lián)連接2個150Ω電阻值的電阻器，因而，終結(jié)電阻值為75Ω。當?shù)?-第3輸出驅(qū)動器單元32、34、36中僅有一個導通時，其終結(jié)電阻值為150Ω。
圖3為圖1所示的控制信號發(fā)生單元20的內(nèi)部電路圖。控制信號發(fā)生單元20包括第1-第3控制信號發(fā)生單元22、24、26，其用來生成各自對應于各解碼單元10之輸出信號的控制信號。第1-第3控制信號發(fā)生單元22、24、26具有相同的電路構(gòu)造，因而將以第1控制信號發(fā)生單元22為例來說明。
如圖3所示，第1控制信號發(fā)生單元22包括反相器I1，用來反轉(zhuǎn)來自解碼單元10的第1輸出信號S0；第5PMOS晶體管PM5，其具有輸入來自反相器I1所輸出之輸出信號的柵極，并具有形成在第1電源電壓VDDQ和用來輸出第1上拉控制信號ODT_PU<1>的輸出節(jié)點之間的源極-漏極路徑；第5NMOS晶體管NM5，其具有輸入來自反相器I1所輸出之輸出信號的柵極，并具有形成在第2電源電壓VDDQ和輸出節(jié)點之間的源極-漏極路徑；第6PMOS晶體管PM6，其具有輸入來自解碼單元10所輸出的第1輸出信號的柵極，并具有形成在第1電源電壓VDDQ和用來輸出第1下拉控制信號ODT_PD<1>的輸出節(jié)點之間的源極-漏極路徑；以及第6NMOS晶體管NM6，其具有輸入輸入第1輸出信號S0的柵極，并具有形成在第2電源電壓VDDQ和所述另一輸出節(jié)點之間的源極-漏極路徑。下表1示出由JEDEC規(guī)范所限定的EMRS值及終結(jié)電阻值。
表1

如表1所示，以下將解釋根據(jù)用戶所輸入的EMRS值來設定半導體存儲裝置的終結(jié)電阻值的程序。
首先，當EMRS的A6及A2信號以″L″邏輯電平而非活(inactivated)時，基于EMRS值，解碼單元10使輸出信號非活，亦即使第1輸出信號S0、第2輸出信號S1及第3輸出信號S2具有″H″邏輯電平。因此，控制信號發(fā)生單元20非活第1-第3上拉控制信號ODT_PU<1:3>為″H″邏輯電平并且非活第1-第3下拉控制信號ODT_PD<1:3>為″L″邏輯電平。作為非活的結(jié)果，第1-第3輸出驅(qū)動器單元32、34、36被斷開，導致終結(jié)電阻值為0Ω。
另外，當EMRS的A6及A2信號分別為″L″及″H″邏輯電平時，解碼單元10激活第1和第2輸出控制信號S0、S1為″L″邏輯電平?？刂菩盘柊l(fā)生單元20響應于第1及第2輸出控制信號S0及S1而激活對應的第1-第3上拉控制信號ODT_PU<1:3>和第1-第3下拉控制信號ODT_PD<1:3>中的上拉及下拉控制信號，亦即，第1-第2上拉控制信號ODT_PU<1:2>和第1-第2下拉控制信號ODT_PD<1:2>。激活的結(jié)是使第1和第2輸出驅(qū)動器單元32、34導通，導致終結(jié)電阻值為75Ω。
另外，當EMRS的A6及A2信號分別為″H″及″L″邏輯電平時，解碼單元10激活第2輸出信號S1為″L″邏輯電平。因此，控制信號發(fā)生單元20激活第2上拉控制信號ODT_PU<2>和第2下拉控制信號ODT_PD<2>。該激活導致第2輸出驅(qū)動器單元34導通，因而使得終結(jié)電阻值為150Ω。
最后，當EMRS的A6及A2信號為″H″邏輯電平時，解碼單元10激活第1-第3輸出信號S0-S2，以使控制信號發(fā)生單元20激活第1-第3上拉控制信號ODT_PU<1:3>和第1-第3下拉控制信號ODT_PD<1:3>。因而，第1-第3輸出驅(qū)動器單元32、34及36被導通，結(jié)果，終結(jié)電阻值成為50Ω。
如上所述，用戶可以通過A2和A6信號的激活和非活組合來設定終結(jié)電阻值為150Ω或75Ω或50Ω。
同時，JEDEC規(guī)范除了界定有效終結(jié)電阻值中的錯誤范圍外，還限定了Rtt阻抗失配，即PMOS晶體管的電阻值與上拉電阻器、及NMOS晶體管的另一電阻值與下拉電阻器之間的失真。
然而，一組用來驅(qū)動片內(nèi)終結(jié)電路中輸出驅(qū)動器單元的輸出節(jié)點的上拉驅(qū)動器被構(gòu)建成一種型式的MOS晶體管，同時，另一組用來驅(qū)動輸出驅(qū)動器單元的輸出節(jié)點的下拉驅(qū)動器則形成為另一型式的MOS晶體管。因而，當工藝、電壓及溫度有改變時，PMOS晶體管和NMOS晶體管就表現(xiàn)出不同的物理特性。結(jié)果，難以如預期那樣來控制終結(jié)電阻值。
因為PMOS及NMOS晶體管的物理性質(zhì)不同，因此上拉驅(qū)動器的電阻值與上拉電阻器、以及下拉驅(qū)動器的電阻值與下拉電阻器之間的阻抗失配變得嚴重。因此，由于無法滿足JEDEC規(guī)范，將引起半導體裝置失效的問題。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是提供一種片內(nèi)終結(jié)電路，從而可獲得穩(wěn)定有效的終結(jié)電阻并可穩(wěn)定上拉驅(qū)動器的電阻值與第1電阻器、以及下拉驅(qū)動器的另一電阻值與第2電阻器之間的阻抗失配而與工藝、電壓及溫度變化無關(guān)。
根據(jù)本發(fā)明的一個方面，所提供的片內(nèi)終結(jié)器(ODT)電路包括解碼單元，用來解碼擴展模式寄存器組(EMRS)的設定值；ODT驅(qū)動器單元，包括多個并聯(lián)連接到用來輸出輸出信號的輸出節(jié)點上的輸出驅(qū)動器單元，并賦予其不同的電阻值；以及控制信號發(fā)生單元，其用來生成多個上拉及下拉控制信號，以響應解碼單元的輸出信號而導通/斷開多個輸出驅(qū)動器單元。
根據(jù)本發(fā)明的另一方面，所提供的半導體存儲裝置包括解碼單元，用來解碼擴展模式寄存器組(EMRS)的設定值；片內(nèi)終結(jié)器(ODT)輸出驅(qū)動器單元，包括多個輸出驅(qū)動器單元，每個輸出驅(qū)動器單元包括上拉驅(qū)動器，其具有不同型式的金屬氧化物半導體(MOS)晶體管，并用來響應上拉及下拉控制信號而驅(qū)動輸出節(jié)點成為上拉模式；和下拉驅(qū)動器，其具有不同型式的MOS晶體管，并用來響應上拉及下拉控制信號而驅(qū)動輸出節(jié)點成為下拉模式；以及控制信號發(fā)生單元，其用來生成上拉及下拉控制信號，以響應解碼單元的輸出信號而導通/斷開輸出驅(qū)動器單元。


參照以下優(yōu)選實施方案說明及其附圖將更好地理解本發(fā)明的上述及其它目的和特征；其中圖1為傳統(tǒng)半導體存儲裝置中的片內(nèi)終結(jié)電路的方塊圖。
圖2為圖1所示的第1輸出驅(qū)動器單元的內(nèi)部電路圖。
圖3為圖1所示的控制信號發(fā)生單元的內(nèi)部電路圖。
圖4為根據(jù)本發(fā)明一個實施方案的半導體存儲裝置中的片內(nèi)終結(jié)電路的方塊圖。
圖5為圖4所示的第1輸出驅(qū)動器單元的內(nèi)部電路圖。
圖6為圖4所示的解碼單元的內(nèi)部電路圖。
圖7為圖4所示的控制信號發(fā)生單元的內(nèi)部電路圖。
具體實施例方式
將參照附圖詳細說明根據(jù)本發(fā)明的優(yōu)選實施方案的具有片內(nèi)終結(jié)電路的半導體存儲裝置。
圖4為根據(jù)本發(fā)明一個實施方案的半導體存儲裝置中的片內(nèi)終結(jié)電路的方塊圖。
如圖所示，片內(nèi)終結(jié)器(ODT)電路包括解碼單元100；控制信號發(fā)生單元200；和ODT輸出驅(qū)動器單元300。解碼單元100解碼擴展模式寄存器(EMRS)的設定值。ODT輸出驅(qū)動器單元300包括第1和第2輸出驅(qū)動器單元320和340，其各自連同不同電阻值并聯(lián)連接到輸出節(jié)點N2?？刂菩盘柊l(fā)生單元200生成第1與第2上拉控制信號ODT_PU<1:2>和第1與第2下拉控制信號ODT_PD<1:2>，來響應解碼單元100的第1-第3輸出信號S0、S1、S2來導通/斷開所述多個輸出驅(qū)動器單元320和340。
第1和第2輸出驅(qū)動器單元320和340包括第1與第2上拉驅(qū)動器322、342；和第1與第2下拉驅(qū)動器324、344。更具體地，第1與第2上拉驅(qū)動器322、342包括不同型式的P-通道金屬氧化物半導體(PMOS)晶體管及N-通道金屬氧化物半導體(NMOS)晶體管并且起到響應第1與第2上拉控制信號ODT_PU<1:2>來驅(qū)動輸出節(jié)點N2成為上拉模式的作用。另外，第1與第2下拉驅(qū)動器324、344包括不同型式的PMOS晶體管及NMOS晶體管起到響應第1與第2下拉控制信號ODT_PD<1:2>來驅(qū)動輸出節(jié)點N2成為下拉模式的作用。
圖5為圖4所示的第1輸出驅(qū)動器單元的內(nèi)部電路圖。
如圖所示，第1輸出驅(qū)動器單元320的第1上拉驅(qū)動器322包括多個PMOS晶體管，亦即，第1-第3PMOS晶體管PM7-PM9；上拉電阻器R1；和第1NMOS晶體管NM7。此時，第1上拉控制信號ODT_PU<1>被輸入至第1-第3PMOS晶體管PM7-PM9的各柵極，并且第1-第3PMOS晶體管PM7-PM9的各源極被連接到第1電源電壓VDDQ。而且，上拉電阻器R3被配置在輸出節(jié)點N2和第1-第3PMOS晶體管PM7-PM9共同連接的漏極節(jié)點之間。另外，第1NMOS晶體管NM7包括柵極，供輸入第1上拉控制信號ODT_PU<1>；漏極，其連接第1電源電壓VDDQ；以及源極，其連接到第1-第3PMOS晶體管PM7-PM9共同連接的漏極節(jié)點。
第1輸出驅(qū)動器單元320的第1下拉驅(qū)動器324包括多個NMOS晶體管，亦即，第2-第4NMOS晶體管NM8-NM10；下拉電阻器R4；和第4PMOS晶體管PM10。此時，第1下拉控制信號ODT_PD<1>被輸入第2-第4NMOS晶體管NM8-NM10的各個柵極，且第2-第4NMOS晶體管NM8-NM10的各個源極被連接到第2電源電壓VSSQ。而且，下拉電阻器R4被配置在輸出節(jié)點N2與第2-第4NMOS晶體管NM8-NM10共同連接的漏極節(jié)點之間。第4PMOS晶體管PM1包括柵極，供輸入第1下拉控制信號ODT_PD<1>；漏極，連接到第2電源電壓；以及源極，連接到第2-第4NMOS晶體管NM8-NM10共同連接的漏極節(jié)點。亦即，第1上拉驅(qū)動器322和第1下拉驅(qū)動器324的每一個均包括不同型式的MOS晶體管。
同時，第1輸出驅(qū)動器單元320的導通電阻值約為75Ω，而第2輸出驅(qū)動器單元340的導通電阻值約為150Ω。因此，當?shù)?輸出驅(qū)動器單元340單獨導通時，終結(jié)電阻值變成約75Ω，且當?shù)?輸出驅(qū)動器單元340單獨導通時，終結(jié)電阻值變?yōu)榧s150Ω。當?shù)?與第2驅(qū)動器320、340均導通時，終結(jié)電阻值即變成約50Ω。
如上所述，半導體存儲裝置通過使用PMOS晶體管及NMOS晶體管兩者而由第1與第2上拉驅(qū)動器322、342和第1與第2下拉驅(qū)動器324、344所構(gòu)成。因此，即使是因為工藝、操作電壓及溫度(PVT)等的改變使PMOS晶體管的驅(qū)動速度慢于NMOS晶體管，但上拉驅(qū)動器或下拉驅(qū)動器的NMOS晶體管仍可補償該變慢的驅(qū)動速度。結(jié)果，終結(jié)電阻值的改變極小。再者，在上拉路徑的電阻值及下拉路徑的電阻值兩者間并無偏差，故可令Rtt阻抗失配在允許的Rtt阻抗失配范圍內(nèi)。
因根據(jù)本發(fā)明優(yōu)選實施方案的具有片內(nèi)終結(jié)電路的半導體存儲裝置對于PVT的改變是穩(wěn)定的，故可改善芯片的可靠性并可使得芯片尺寸縮小。
圖6為圖4所示的解碼單元的內(nèi)部電路圖。
如圖所示，解碼單元100包括多個反相器及NAND門。更具體地，解碼單元100包括第1反相器I2，其用來反轉(zhuǎn)EMRS的A2信號；第2反相器I3，其用來反轉(zhuǎn)第1反相器I2所輸出的信號；第3反相器I4，其用來反轉(zhuǎn)EMRS的A6信號；第4反相器I5，其用來反轉(zhuǎn)第3反相器I4所輸出的信號；第1NAND門ND1，供輸入第2及第3反相器I3、I4的輸出信號；第5反相器I6，其用來反轉(zhuǎn)第1NAND門ND1的輸出信號以輸出第1輸出信號S0；第2NAND門ND2，供輸入第1及第4反相器I2、I5的輸出信號；第6反相器I7，其用來反轉(zhuǎn)第2NAND門ND2的輸出信號以輸出第2輸出信號S1；第3NAND門ND3，供輸入第2及第4反相器I3、I5的輸出信號；以及第7反相器I8，其用來反轉(zhuǎn)第3NAND門ND3的輸出信號以輸出第3輸出信號S2。
圖7為圖4所示的控制信號發(fā)生單元的內(nèi)部電路圖。
如圖所示，控制信號發(fā)生單元200包括第1控制信號發(fā)生單元220，其用來在解碼單元100的第1輸出信號S0或第3輸出信號S2被激活時，激活第1上拉控制信號ODT_PU<1>及第1下拉控制信號ODT_PD<1>；和第2控制信號發(fā)生單元240，其用來在解碼單元100的第2輸出信號S1或第3輸出信號S2被激活時，激活第2上拉控制信號ODT_PU<2>及第2下拉控制信號ODT_PD<2>。
第1控制信號發(fā)生單元220包括第8反相器I9，其用來反轉(zhuǎn)解碼單元100的第2輸出信號S1；第4NAND門ND4，供輸入第8反相器I9的輸入信號及第1輸出信號S0；第9反相器I10，其用來反轉(zhuǎn)解碼單元100的第3輸出信號S2；第5NAND門ND5，供輸入第4NAND門ND4及第9反相器I10的輸出信號；第10反相器I11，其用來反轉(zhuǎn)第5NAND門ND5的輸出信號以輸出第1上拉控制信號ODT_PU<1>；以及第11和第12反相器I12、I13的反相器鏈，其用來延遲第5NAND門ND5的輸出信號以輸出第1下拉控制信號ODT_PD<1>。
第2控制信號發(fā)生單元240包括NOR門NR1，供輸入第2及第3輸出信號S1、S2；第13反相器I14，其用來反轉(zhuǎn)NOR門NR1的輸出信號；第14反相器I15，其用來反轉(zhuǎn)第13反相器I14的輸出信號以輸出第2上拉控制信號ODT_PU<2>；以及第15和第16反相器I16、I17的反相器鏈，其用來延遲第13反相器I14的輸出信號以輸出第2下拉控制信號ODT_PD<2>。
以下，就由用戶基于EMRS設定值對半導體存儲裝置的終結(jié)電阻值進行設定的過程加以說明。
首先，當用戶設定EMRS的預定值時，解碼單元100即根據(jù)該EMRS設定值激活第1-第3輸出信號S0-S2。
詳細來說，當EMRS的A6及A2信號為邏輯電平″L″而非活時，解碼單元100即使第1-第3輸出信號S0-S2非活為邏輯電平″L″。而當A6及A2信號分別為邏輯電平″L″和″H″時，則激活第1輸出信號。當A6及A2信號分別為邏輯電平″H″及″L″時，則激活第2輸出信號S1。而且，當A6及A2兩個信號均被激活時，則激活第3輸出信號S2。
其次，控制信號發(fā)生單元200響應解碼單元100的第1-第3輸出信號S0-S2而激活諸項控制信號、即第1-第2上拉控制信號ODT_PU<1:2>及第1-第2下拉控制信號ODT_PD<1:2>。此種激活的結(jié)果是調(diào)整擬予導通的輸出驅(qū)動器單元的數(shù)量從而確定終結(jié)電阻值。
亦即，當解碼單元100的第1輸出信號被激活時，控制信號發(fā)生單元200激活第1上拉控制信號ODT_PU<1>及第1下拉控制信號ODT_PD<1>。結(jié)果，第1輸出驅(qū)動器單元320被導通，此時，終結(jié)電阻值被設定為約75Ω。
再者，當解碼單元100的第2輸出信號S1被激活時，控制信號發(fā)生單元200激活第2上拉控制信號ODT_PU<2>及第2下拉控制信號ODT_PD<2>。結(jié)果，第2輸出驅(qū)動器單元340被導通，且在此時，終結(jié)電阻值被設定為約150Ω。
最后，當解碼單元100的第3輸出信號S2被激活時，控制信號發(fā)生單元200激活第1與第2上拉控制信號ODT_PU<1:2>和第1與第2下拉控制信號ODT_PD<1:2>。結(jié)果，第1及第2輸出驅(qū)動器單元320、340均被導通，而在此時，終結(jié)電阻值被設定為約50Ω。
因為根據(jù)本發(fā)明的具有片內(nèi)終結(jié)電路的半導體存儲裝置是由使用不同型式MOS晶體管的多個輸出驅(qū)動器單元構(gòu)成，故可補足由于PVT改變所致不同型式MOS晶體管在性能上的差異。因此，也減少了因PVT改變所造成的終結(jié)電阻值的誤差變化，并可減少上拉路徑與上拉電阻器間的電阻值、以及下拉路徑與下拉電阻器間的電阻值之間的偏差。因此，可易于滿足JEPEC規(guī)范并提高芯片的可靠性。同時，由于減少了驅(qū)動器單元的數(shù)量，故亦可減小芯片的尺寸。
本申請所包含的主題與2004年11月1日所遞交的韓國專利申請No.KR2004-0087875有關(guān)，在此通過引用并入其全部內(nèi)容。
雖然本發(fā)明采用特定優(yōu)選實施方案進行說明，但是本領域技術(shù)人員可以在不違背所附權(quán)利要求書所限定的本發(fā)明的實質(zhì)和范圍的情況下作出各種修改及變更。
權(quán)利要求
1.一種片內(nèi)終結(jié)器(ODT)電路，包括解碼裝置，其用來解碼擴展模式寄存器組(EMRS)的設定值；ODT輸出驅(qū)動器單元，其包括多個并聯(lián)連接于用來輸出輸出信號的輸出節(jié)點并被分配以不同電阻值的輸出驅(qū)動器單元；以及控制信號發(fā)生裝置，其用來生成多個用來響應所述解碼裝置的輸出信號以導通/斷開多個輸出驅(qū)動器單元的上拉及下拉控制信號。
2.如權(quán)利要求1的ODT電路，其中每個所述輸出驅(qū)動器單元包括下拉驅(qū)動器單元，其用來響應所述下拉控制信號之一以驅(qū)動輸出節(jié)點成為下拉模式；和上拉驅(qū)動器單元，其用來響應所述上拉控制信號之一以驅(qū)動輸出節(jié)點成為上拉模式。
3.如權(quán)利要求2的ODT電路，其中所述上拉驅(qū)動器和所述下拉驅(qū)動器包括不同型式的P-通道金屬氧化物半導體(PMOS)晶體管和N-通道金屬氧化物半導體(NMOS)晶體管。
4.如權(quán)利要求3的ODT電路，其中所述上拉驅(qū)動器包括第1-第3PMOS晶體管，各具有輸入上拉控制信號之一的柵極和連接到第1電源電壓的源極；上拉電阻器，其配置在第1-第3PMOS晶體管共同連接的漏極節(jié)點和輸出節(jié)點之間；以及第1NMOS晶體管，其具有輸入下拉控制信號之一的柵極、連接到第1電源電壓的漏極和連接到第1-第3PMOS晶體管共同連接的漏極節(jié)點的源極。
5.如權(quán)利要求4的ODT電路，其中所述下拉驅(qū)動器包括第2-第4NMOS晶體管，各具有輸入上拉控制信號之一的柵極和連接到第1電源電壓的源極；下拉電阻器，其配置在第2-第4NMOS第晶體管共同連接的漏極節(jié)點和輸出節(jié)點之間；以及第4PMOS晶體管，其具有輸入上拉控制信號之一的柵極、連接到第2電源電壓的漏極和連接到第2-第4NMOS晶體管共同連接的漏極節(jié)點的源極。
6.如權(quán)利要求5的ODT電路，其中所述控制信號發(fā)生單元包括第1控制信號發(fā)生單元，其用來在所述解碼裝置的第1輸出信號和第3輸出信號之一被激活時，激活第1上拉控制信號及第1下拉控制信號；和第2控制信號發(fā)生單元，其用來在所述解碼裝置的第2輸出信號和第3輸出信號之一被激活時，激活第2上拉控制信號及第2下拉控制信號。
7.如權(quán)利要求6的ODT電路，其中所述第1控制信號發(fā)生單元包括第1反相器，其用來反轉(zhuǎn)第1輸出信號；第1NAND門，其供輸入第1反相器的輸出信號和第1輸出信號；第2反相器，其用來反轉(zhuǎn)第3輸出信號；第2NAND門，其供輸入第1NAND門與第2反相器所輸出的信號；第3反相器，其用來反轉(zhuǎn)第2NAND門的輸出信號以輸出第1上拉控制信號；以及第1反相器鏈，其用來延遲第2NAND門的輸出信號以輸出第1下拉控制信號。
8.如權(quán)利要求7的ODT電路，其中所述第2控制信號發(fā)生單元包括第1NOR門，其輸入第2和第3輸出信號；第4反相器，其用來反轉(zhuǎn)第1NOR門的輸出信號；第5反相器，其用來反轉(zhuǎn)第4反相器的輸出信號以輸出第2上拉控制信號；以及第2反相器鏈，其用來延遲第4反相器的輸出信號以輸出第2下拉控制信號。
9.一種半導體存儲裝置，包括解碼裝置，其用來解碼擴展模式寄存器組(EMRS)的設定值；片內(nèi)終結(jié)器(ODT)輸出驅(qū)動器單元，其包括多個輸出驅(qū)動器單元，每個所述輸出驅(qū)動器單元包括具有不同型式的金屬氧化物半導體(MOS)晶體管并且響應上拉和下拉控制信號以驅(qū)動輸出節(jié)點為上拉模式的上拉驅(qū)動器；具有不同型式的金屬氧化物半導體(MOS)晶體管并且響應上拉和下拉控制信號以驅(qū)動輸出節(jié)點為下拉模式的下拉驅(qū)動器；和控制信號發(fā)生單元，其用來生成響應所述解碼裝置的輸出信號以導通/斷開所述輸出驅(qū)動器單元的上拉及下拉控制信號。
10.如權(quán)利要求9的半導體存儲裝置，其中所述上拉驅(qū)動器和所述下拉驅(qū)動器包括不同型式的PMOS晶體管和NMOS晶體管。
11.如權(quán)利要求10的半導體存儲裝置，其中所述上拉驅(qū)動器包括第1-第3PMOS晶體管，各具有輸入上拉控制信號之一的柵極和連接到第1電源電壓的源極；上拉電阻器，其配置在第1-第3PMOS晶體管共同連接的漏極節(jié)點和輸出節(jié)點之間；以及第1NMOS晶體管，其具有輸入下拉控制信號之一的柵極、連接到第1電源電壓的漏極和連接到第1-第3PMOS晶體管共同連接的漏極節(jié)點的源極。
12.如權(quán)利要求11的半導體存儲裝置，其中所述下拉驅(qū)動器包括第2-第4NMOS晶體管，各具有輸入上拉控制信號之一的柵極和連接到第1電源電壓的源極；下拉電阻器，其配置在第2-第4NMOS第晶體管共同連接的漏極節(jié)點和輸出節(jié)點之間；以及第4PMOS晶體管，其具有輸入上拉控制信號之一的柵極、連接到第2電源電壓的漏極和連接到第2-第4NMOS晶體管共同連接的漏極節(jié)點的源極。
13.如權(quán)利要求12的半導體存儲裝置，其中所述控制信號發(fā)生單元包括第1控制信號發(fā)生單元，其用來在所述解碼裝置的第1輸出信號和第3輸出信號之一被激活時，激活第1上拉控制信號及第1下拉控制信號；和第2控制信號發(fā)生單元，其用來在所述解碼裝置的第2輸出信號和第3輸出信號之一被激活時，激活第2上拉控制信號及第2下拉控制信號。
14.如權(quán)利要求13的半導體存儲裝置，其中所述第1控制信號發(fā)生單元包括第1反相器，其用來反轉(zhuǎn)第1輸出信號；第1NAND門，其供輸入第1反相器的輸出信號和第1輸出信號；第2反相器，其用來反轉(zhuǎn)第3輸出信號；第2NAND門，其供輸入第1NAND門與第2反相器所輸出的信號；第3反相器，其用來反轉(zhuǎn)第2NAND門的輸出信號以輸出第1上拉控制信號；以及第1反相器鏈，其用來延遲第2NAND門的輸出信號以輸出第1下拉控制信號。
15.如權(quán)利要求14的半導體存儲裝置，其中所述第2控制信號發(fā)生單元包括第1NOR門，其輸入第2和第3輸出信號；第4反相器，其用來反轉(zhuǎn)第1NOR門的輸出信號；第5反相器，其用來反轉(zhuǎn)第4反相器的輸出信號以輸出第2上拉控制信號；以及第2反相器鏈，其用來延遲第4反相器的輸出信號以輸出第2下拉控制信號。
全文摘要
本發(fā)明涉及一種具有穩(wěn)定有效的終結(jié)電阻值及穩(wěn)定化阻抗失配的片內(nèi)終結(jié)電路。該片內(nèi)終結(jié)電路包括用來解碼擴展模式寄存器組(EMRS)設定值的解碼單元；包括多個并聯(lián)連接于用來輸出輸出信號的輸出節(jié)點并被分配以不同電阻值的輸出驅(qū)動器單元的ODT(片內(nèi)終結(jié)器)輸出驅(qū)動器單元；以及用來生成多個用來響應所述解碼裝置的輸出信號以導通/斷開多個輸出驅(qū)動器單元的上拉及下拉控制信號的控制信號發(fā)生單元。
文檔編號G11C7/10GK1770322SQ200510071910
公開日2006年5月10日 申請日期2005年5月23日 優(yōu)先權(quán)日2004年11月1日
發(fā)明者金溶美 申請人:海力士半導體有限公司