專利名稱：內(nèi)存模塊及于資料記憶系統(tǒng)中操作記憶模塊之方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于一種在資料記憶系統(tǒng)中操作之內(nèi)存模塊，于該資料系統(tǒng)中具有復(fù)數(shù)資料記憶裝置用以儲(chǔ)存有用的資料以及至少一緩沖裝置至少藉由資料線連接至資料記憶裝置并用以調(diào)整于資料記憶裝置與資料記憶系統(tǒng)之其它組件之間的資料線上傳輸之資料訊號(hào)。
背景技術(shù)：
模塊資料記憶系統(tǒng)通常具有一系統(tǒng)母板，于該母板上具有復(fù)數(shù)記憶模塊用之插槽。這些插槽由記憶模塊所占用，依據(jù)資料記憶系統(tǒng)的需求或資料記憶系統(tǒng)之?dāng)U展階層而定。
具有模塊概念之資料記憶系統(tǒng)的一個(gè)例子是計(jì)算機(jī)系統(tǒng)(PC，工作站，服務(wù)器)，其具有可變的主存儲(chǔ)器，于其中提供插入形式之記憶模塊用之插槽于一系統(tǒng)母板上。模塊資料記憶系統(tǒng)之記憶模塊一般以DIMMs(dual inline memory modules，雙在線記憶模塊)形式存在，其機(jī)械結(jié)構(gòu)及和系統(tǒng)母板之電子接口遵循工業(yè)標(biāo)準(zhǔn)。
為增加此種資料記憶系統(tǒng)之性能，通常致力于增增加時(shí)脈或數(shù)據(jù)傳輸速率。因此，以DDR-DRAM模塊(double data rate dynamic randomaccess memories，雙資料速率動(dòng)態(tài)隨機(jī)存取內(nèi)存)資料記憶系統(tǒng)為基礎(chǔ)之DDRII(double data rate，雙資料速率)資料記憶系統(tǒng)的數(shù)據(jù)傳輸速率為每秒每資料訊號(hào)667Mbits(Mbits/s/Pin)，而DDRIII記憶系統(tǒng)的數(shù)據(jù)傳輸速率高達(dá)1.5Gbit/s/Pin。以升高的數(shù)據(jù)傳輸速率，為防止或改善在高訊號(hào)頻率之訊號(hào)完整性用的測量逐漸變得重要。
已知的具有高達(dá)1.5Gbit/s/Pin數(shù)據(jù)傳輸速率之資料記憶系統(tǒng)之概念在記憶模塊上提供無分支(branch-free)訊號(hào)線并且貢獻(xiàn)改善訊號(hào)完整性用之電容負(fù)載。
同時(shí)，緩沖器/再驅(qū)動(dòng)器(redriver)模塊為已知，除了資料記憶裝置之外，其亦被設(shè)置于記憶模塊上。除了被傳遞至記憶模塊之資料記憶裝置或自其中傳出之訊號(hào)調(diào)整訊號(hào)之外，此緩沖器/再驅(qū)動(dòng)器使設(shè)置于系統(tǒng)母板上之一總線系統(tǒng)與形成于記憶模塊上之總線系統(tǒng)能被解除耦合。
此外，錯(cuò)誤校正(ECC，error correction codes，錯(cuò)誤校正碼)概念對數(shù)據(jù)保護(hù)目的而言系為已知。因此，一第一多余資料集合(以下稱為多余資料)與正確資料并行傳輸，該第一多余資料集合系依據(jù)已知的算法從有用的資料中形成。除了個(gè)別對應(yīng)的有用數(shù)據(jù)，該多余數(shù)據(jù)被傳輸至，例如，位于記憶模塊上的其它資料記憶裝置并被儲(chǔ)存。在有用的資料與多余資料被傳回到一般設(shè)置于系統(tǒng)母板上之一記憶體檢查模塊之后，于該處從該有用數(shù)據(jù)形成一第二多余資料集合(以下稱檢查資料)。經(jīng)由比較該檢查資料與該有用資料一起被傳輸之多余資料，錯(cuò)誤事件依據(jù)習(xí)知技術(shù)逐一被登錄并校正。如果回傳至記憶檢查模塊之有用數(shù)據(jù)偏移從記憶檢查模塊原始傳輸至一資料記憶裝置之有用資料，則產(chǎn)生一錯(cuò)誤事件。錯(cuò)誤事件系基于一傳輸錯(cuò)誤，資料記憶裝置中的缺陷記憶胞元或由周圍干擾所引起的記憶胞元之資料內(nèi)容的改變。
錯(cuò)誤事件概念通常假設(shè)，除了每組有用資料之外，有一組多余數(shù)據(jù)被儲(chǔ)存在記憶模塊上。在例如SDR(single data rate，單一資料速率)，DDRI及DDRII的內(nèi)存概念中，整個(gè)數(shù)據(jù)總線通常具有傳輸有用資料用之平行的64條資料線。慣用的錯(cuò)誤校正概念提供并行傳輸多余資料用的8條資料線。因此，每一記憶模塊之多余資料用的內(nèi)存(以下稱錯(cuò)誤數(shù)據(jù)存儲(chǔ)器)尺寸為記憶模塊有用資料的八分之一。
另一種已知為Chipkill的錯(cuò)誤校正概念是指向--藉由習(xí)知錯(cuò)誤校正概念無法偵測--資料記憶裝置之實(shí)體資料地址上之多重錯(cuò)誤之偵測及校正。于此情況中，被指派給實(shí)體資料地址之實(shí)質(zhì)上的數(shù)據(jù)地址被配置(散布)給一群并行總線系統(tǒng)，其中慣用的錯(cuò)誤校正概念分離進(jìn)行。在資料記憶裝置之缺陷的尋址線的情況中，通常未能偵測或未能被校正之多重錯(cuò)誤被轉(zhuǎn)換至數(shù)個(gè)一般可校正的訊號(hào)錯(cuò)誤。
通常，當(dāng)結(jié)合增加資料記憶系統(tǒng)之性能的復(fù)數(shù)方法或測量時(shí)，它們的優(yōu)點(diǎn)是累積的。
然而，使用習(xí)知方法實(shí)現(xiàn)之錯(cuò)誤校正概念與一緩沖器/再驅(qū)動(dòng)器之結(jié)合也產(chǎn)生缺失。因此，緩沖器/再驅(qū)動(dòng)器模塊及錯(cuò)誤數(shù)據(jù)存儲(chǔ)器用之高空間需求使其難以適當(dāng)?shù)匦纬沙叽缫罁?jù)JEDEC(jointelectronic device engineering council，聯(lián)合電子裝置工程協(xié)會(huì))而被標(biāo)準(zhǔn)化之內(nèi)存模塊上的訊號(hào)線。
簡單地一方面結(jié)合錯(cuò)誤校正概念與另一方面，緩沖器/再驅(qū)動(dòng)器概念以不同的權(quán)重發(fā)生，依據(jù)記憶模塊上所提供之資料記憶裝置之?dāng)?shù)據(jù)總線寬度而定。
因?yàn)殄e(cuò)誤數(shù)據(jù)存儲(chǔ)器系有益地與有用資料被相同地運(yùn)作，錯(cuò)誤數(shù)據(jù)存儲(chǔ)器通常具有與有用數(shù)據(jù)存儲(chǔ)器相同的特性。因此，依據(jù)規(guī)則，相同的資料形態(tài)被提供給有用數(shù)據(jù)存儲(chǔ)器及錯(cuò)誤數(shù)據(jù)存儲(chǔ)器。如果有用數(shù)據(jù)存儲(chǔ)器用之資料記憶裝置巨有16條資料線的數(shù)據(jù)總線寬度，則錯(cuò)誤數(shù)據(jù)存儲(chǔ)器用之錯(cuò)誤數(shù)據(jù)存儲(chǔ)器裝置通常也具有16位的數(shù)據(jù)總線寬度。因?yàn)閼T用的錯(cuò)誤校正僅使用8位，整個(gè)記憶模塊之記憶容量的八分之一的數(shù)據(jù)存儲(chǔ)器很不利地未受到使用。
此外，為了成本的理由，具有及不具有錯(cuò)誤校正之記憶模塊的型態(tài)具有實(shí)質(zhì)上相同的訊號(hào)線布局。相對型態(tài)內(nèi)存實(shí)際上的不同僅在于具有錯(cuò)誤校正之記憶模塊被配置做為錯(cuò)誤內(nèi)存之額外的資料記憶裝置。一個(gè)錯(cuò)誤資料記憶裝置用之插槽以相同的方式被設(shè)置于不具有錯(cuò)誤校正之記憶模塊上，但維持未使用狀態(tài)。
如果記憶模塊具有寬度8位之?dāng)?shù)據(jù)總線之資料記憶裝置，則需要提供二個(gè)具有內(nèi)部64位數(shù)據(jù)總線之相對型態(tài)的記憶模塊，例如儲(chǔ)存有用資料用之8個(gè)插槽以及儲(chǔ)存多余資料用之資料記憶裝置用之另一插槽(錯(cuò)誤)，也就是說整體的資料記憶裝置用之奇數(shù)插槽。但是，在不利的情況中，沒有緩沖器/再驅(qū)動(dòng)器模塊與資料記憶裝置之間的訊號(hào)線實(shí)體的拓樸允許記憶模塊上資料記憶裝置用之全部9插槽的對稱配置。依據(jù)例如，今日常用的一種所謂的「雙T分支(double T-branch)」拓樸，數(shù)據(jù)總線在二分支中被傳輸，一數(shù)據(jù)總線之分支被連接至4個(gè)數(shù)據(jù)記憶裝置之插槽，而第二分支連接到5個(gè)插槽。這導(dǎo)致資料訊號(hào)線的不對稱形式且具有及不具有錯(cuò)誤校正之記憶模塊之二種結(jié)構(gòu)用之資料訊號(hào)的時(shí)脈的最佳化變得更困難。對于DDRII用之?dāng)?shù)據(jù)傳輸速率，需要導(dǎo)入控制及地址總線上之?dāng)?shù)據(jù)傳輸用之額外的等待周期。但是，這導(dǎo)致不想要的數(shù)據(jù)傳輸速率上的限制，且因此限制資料記憶系統(tǒng)之性能。
在具有含4位資料寬度之資料記憶裝置之記憶模塊上，需要至少18個(gè)資料記憶裝置以提供總共72位的數(shù)據(jù)總線寬度。這些記憶裝置中的二個(gè)資料記憶裝置被提供給多余資料用。具有以4位數(shù)據(jù)總線寬度為基礎(chǔ)之資料記憶裝置之記憶模塊被提供給需要海量存儲(chǔ)器之應(yīng)用使用。因此，為此目的，資料記憶裝置也被提供最大數(shù)量的記憶胞元。資料記憶裝置半導(dǎo)體基板中的記憶胞元的空間需求造成所使用之資料記憶裝置之比較大的裝置尺寸。在此情況中，尺寸依據(jù)決定性工業(yè)標(biāo)準(zhǔn)受限于1.2英吋ν5.25英吋之最大尺寸之對應(yīng)的記憶模塊最后實(shí)質(zhì)上也全部被資料記憶裝置覆蓋。此種額外緩沖器/再驅(qū)動(dòng)器模塊及額外錯(cuò)誤資料記憶裝置的設(shè)置由于空間理由，在這些情況中是不可能的。
因此，為了以上所述的理由，在目前有用的工業(yè)標(biāo)準(zhǔn)內(nèi)容中，我們想要之具有錯(cuò)誤校正概念之緩沖器/再驅(qū)動(dòng)器概念以增加資料記憶系統(tǒng)性能的組合是可能的，如果根本只有其它地方的徹底削減。

發(fā)明內(nèi)容
因此，本發(fā)明系以提供致能記憶模塊之機(jī)械及電子接口用之工業(yè)標(biāo)準(zhǔn)內(nèi)容中之記憶模塊之不同總線配置用之記憶模塊上之緩沖器/再驅(qū)動(dòng)器功能與錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之整合為目的。本發(fā)明之另一目的在于提供一種操作此種記憶模塊之方法。
在引言中所提及的記憶模塊型態(tài)中，此目的依據(jù)本發(fā)明藉由權(quán)利要求第1項(xiàng)之特征部份所指定之特征而達(dá)成。此目的另外依據(jù)本發(fā)明藉由具有權(quán)利要求13項(xiàng)之特征部份所指定之緩沖及錯(cuò)誤檢查模塊以及藉由專利范圍第17項(xiàng)之特征部份所指定之操作記憶模塊用之方法而達(dá)成。依據(jù)本發(fā)明之記憶模塊更包括致能專利范圍第19項(xiàng)所指定之最佳化資料記憶系統(tǒng)之方法。本發(fā)明其它的發(fā)展表現(xiàn)于權(quán)利要求依附項(xiàng)。
依據(jù)本發(fā)明合并至一資料記憶系統(tǒng)內(nèi)之記憶模塊因此具有至少一緩沖器及一錯(cuò)誤檢查模塊，其整合一緩沖裝置及儲(chǔ)存多余資料用之一資料記憶裝置于一共同裝置殼體內(nèi)。
于此情況中，緩沖器/再驅(qū)動(dòng)器功能與錯(cuò)誤資料記憶裝置于一共同裝置殼體內(nèi)之整合系基于以下的考量，對于DDRII及DDRIII概念，使用慣用半導(dǎo)體技術(shù)埋入之緩沖器/再驅(qū)動(dòng)器模塊之尺寸實(shí)質(zhì)上由緩沖器/再驅(qū)動(dòng)器模塊之連接數(shù)量決定，而不是由緩沖器/再驅(qū)動(dòng)器模塊之半導(dǎo)體基板內(nèi)實(shí)現(xiàn)之緩沖器/再驅(qū)動(dòng)器功能。在此情況中，僅有小部份緩沖器/再驅(qū)動(dòng)器模塊之半導(dǎo)體基板被緩沖器/再驅(qū)動(dòng)器功能使用。
實(shí)現(xiàn)緩沖器功能用的空間需求與實(shí)施連接用的空間需求之間的差異一方面來自可以相對地較簡單地在半導(dǎo)體基板中實(shí)施之一緩沖器功能性，以及另一方面，大數(shù)目的電子連接，尤其是資料線的連接。如果僅有一緩沖器/再驅(qū)動(dòng)器模塊被提供于一記憶模塊上，則對于一個(gè)64位數(shù)據(jù)總線系統(tǒng)，該緩沖器/再驅(qū)動(dòng)器模塊通常本身必須具有傳輸資料訊號(hào)用之256連接的數(shù)目。256連接的數(shù)目產(chǎn)生自系統(tǒng)母板及記憶模塊之?dāng)?shù)據(jù)總線系統(tǒng)用之64連接，以及來自一遮蔽線通常必須被指派給數(shù)據(jù)傳輸速率大于500MHz/pin之每一資料線的事實(shí)。對于錯(cuò)誤校正概念，連接的數(shù)目依據(jù)多余數(shù)據(jù)總線系統(tǒng)的寬度而增加。
相反地，在依據(jù)本發(fā)明具有組合的緩沖器及錯(cuò)誤檢查模塊之記憶模塊上，錯(cuò)誤資料記憶裝置與一緩沖器/再驅(qū)動(dòng)器模塊之間的總線線被排除。組合的緩沖器及錯(cuò)誤檢查模塊傾向于有益地具有比可比較的習(xí)知緩沖器/再驅(qū)動(dòng)器模塊少的連接。此外，錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之功能可在習(xí)知技術(shù)的內(nèi)容中實(shí)施，例如埋入式DRAM，在緩沖器/再驅(qū)動(dòng)器模塊之半導(dǎo)體基板之未使用區(qū)域中之實(shí)質(zhì)部份。
在一組合的緩沖器及錯(cuò)誤檢查模塊內(nèi)之錯(cuò)誤資料記憶裝置及緩沖器/再驅(qū)動(dòng)器功能的整合因此有益地降低組合的緩沖器/再驅(qū)動(dòng)器與錯(cuò)誤校正概念用之空間需求。整合的緩沖器及錯(cuò)誤檢查模塊用之空間需求傾向于比一慣用的緩沖器/再驅(qū)動(dòng)器模塊及一錯(cuò)誤資料記憶裝置之累積的空間需求小。
此外，被指派至記憶模塊上每一插槽之包圍，該包圍必須以被生產(chǎn)管理成為將排列之二模塊或資料記憶裝置之間的最小距離的方式被提供，用之空間需求可被省略。
依據(jù)本發(fā)明節(jié)省的記憶模塊上的總空間使得記憶模塊排列(位置)及所需之?dāng)?shù)據(jù)存儲(chǔ)器數(shù)目的連接(路徑，routing)以及由工業(yè)標(biāo)準(zhǔn)預(yù)定之記憶模塊尺寸內(nèi)容中之錯(cuò)誤校正概念及緩沖器/再驅(qū)動(dòng)器概念的同時(shí)實(shí)現(xiàn)為可能。
具有較大尺寸之記憶模塊有益地不需要具有本發(fā)明記憶模塊。相較于具有較大尺寸的記憶模塊，依據(jù)本發(fā)明之記憶模塊由于較短的線路徑而具有較高的訊號(hào)整合性。依據(jù)本發(fā)明可以避免由于較大的記憶模塊區(qū)域及由于新制造裝置的需求以及，尤其是由于生產(chǎn)或記憶模塊及數(shù)據(jù)存儲(chǔ)器系統(tǒng)至新模塊尺寸的改變所產(chǎn)生的成本。不需要新的工業(yè)標(biāo)準(zhǔn)且可避免成本密集的生產(chǎn)線分離。
依據(jù)本發(fā)明，具有及不具有錯(cuò)誤校正之相對型態(tài)的內(nèi)存模塊用之訊號(hào)線的布局沒有不同，或僅有小范圍的不同。具有及不具有錯(cuò)誤校正之二對應(yīng)型態(tài)之記憶模塊的不同僅在于完成的緩沖器及錯(cuò)誤檢查模塊之設(shè)計(jì)或控制緩沖器及錯(cuò)誤檢查模塊功能之一或少量的訊號(hào)線。因此，每一緩沖器及錯(cuò)誤檢查模塊，獨(dú)立于記憶模塊的型態(tài)，總是連接至儲(chǔ)存有用資料用之偶數(shù)資料記憶裝置。因此可發(fā)現(xiàn)本實(shí)施例具有及不具有錯(cuò)誤校正之對應(yīng)型態(tài)記憶模塊之訊號(hào)線之對稱拓樸。因此產(chǎn)生控制及地址線上的對稱負(fù)載。
因此，時(shí)脈，尤其是控制及地址訊號(hào)，因此清楚地為具有或不具有錯(cuò)誤校正之記憶模塊的對應(yīng)型態(tài)而被決定。一方面，控制及地址訊號(hào)線上之控制及地址訊號(hào)的傳輸與另一方面，資料訊號(hào)線上的數(shù)據(jù)傳輸之間的等待周期(潛伏，latencies)，如同已知之例如DDRI概念之具有錯(cuò)誤校正之記憶模塊操作，是不需要的。在具有等待周期的寫入周期期間，控制及地址訊號(hào)首先被傳輸至一緩沖存儲(chǔ)器且僅于一后續(xù)周期中與被延遲一周期輸出之資料訊號(hào)一起被傳輸至資料記憶裝置。此等待周期相當(dāng)?shù)亟档唾Y料記憶系統(tǒng)中的數(shù)據(jù)傳輸速率，尤其是在無次序地址存取中(隨機(jī)存取)。因此，依據(jù)本發(fā)明之記憶模塊性能被提升。
錯(cuò)誤數(shù)據(jù)存儲(chǔ)器所需之尺寸僅依據(jù)記憶模塊之記憶容量而定。因此，緩沖器及錯(cuò)誤檢查模塊之實(shí)施例有益地大幅依據(jù)設(shè)置于個(gè)別記憶模塊上之資料記憶裝置之?dāng)?shù)據(jù)總線寬度而定。
因?yàn)榻M合的緩沖器及錯(cuò)誤檢查模塊更適用于資料記憶系統(tǒng)之記憶檢查模塊的需求，由緩沖器中實(shí)現(xiàn)之錯(cuò)誤數(shù)據(jù)存儲(chǔ)器及錯(cuò)誤檢查模塊之需求可有益地被降低，例如關(guān)于相較于有用數(shù)據(jù)存儲(chǔ)器之存取時(shí)間。此錯(cuò)誤數(shù)據(jù)存儲(chǔ)器因此可使用，例如對應(yīng)個(gè)別資料記憶裝置之嵌入技術(shù)(embedded technology)。
伴隨的從有用數(shù)據(jù)存儲(chǔ)器之資料位數(shù)目之錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之資料位之?dāng)?shù)目的解除耦合被證明為另一優(yōu)點(diǎn)。因此，依據(jù)本發(fā)明，這也是有可能的，不具有不完全使用或過度尺寸的錯(cuò)誤數(shù)據(jù)存儲(chǔ)器的缺失，實(shí)現(xiàn)，例如具有9位多余資料的錯(cuò)誤校正概念，其已經(jīng)產(chǎn)生比具有8位多余資料之錯(cuò)誤偵測更有效率的錯(cuò)誤偵測。在此情況中，以具有12位多余資料之錯(cuò)誤校正概念，對于具有8位數(shù)據(jù)總線寬度之資料記憶裝置之64位有用數(shù)據(jù)總線，資料記憶裝置中有缺陷的尋址線的補(bǔ)償至，在極端的例子中，完整資料記憶裝置失效的補(bǔ)償是可能的，藉由錯(cuò)誤校正概念。
緩沖及錯(cuò)誤檢查模塊較佳者不僅包括錯(cuò)誤數(shù)據(jù)存儲(chǔ)器，來包括一錯(cuò)誤偵測及錯(cuò)誤校正單元。在習(xí)知系統(tǒng)中，多余資料(錯(cuò)誤資料，ECC信息項(xiàng)目)在被指派給記憶系統(tǒng)之記憶體檢查模塊中被評(píng)估。如果發(fā)生資料錯(cuò)誤，則該資料錯(cuò)誤被登錄，且如果適當(dāng)?shù)匦Ｕ脑挘谟洃洐z查模塊中。相反地，依據(jù)本發(fā)明，可能的錯(cuò)誤資料已經(jīng)在記憶模塊上被偵測并逐一校正。因?yàn)橄喈?dāng)少的錯(cuò)誤資料在記憶檢查模塊與記憶模塊之間連續(xù)傳輸，資料記憶系統(tǒng)之?dāng)?shù)據(jù)傳輸速率進(jìn)一步與有用資料相關(guān)地增加。
記憶模塊上的錯(cuò)誤校正及記憶檢查模塊中的額外獨(dú)立錯(cuò)誤校正使整個(gè)資料記憶系統(tǒng)的錯(cuò)誤分析為可能。如果總線系統(tǒng)藉由錯(cuò)誤分析而被充份地最佳化，則不需要指派給記憶檢查模塊與記憶模塊之間的多余資料的總線系統(tǒng)。依據(jù)本發(fā)明記憶模塊之一特定實(shí)施例，該記憶模塊有益地不具有多余數(shù)據(jù)線用之連接。資料記憶系統(tǒng)之系統(tǒng)母板上之傳導(dǎo)軌跡的路徑，該系統(tǒng)母板可與記憶模塊聚在一起，由于較小的導(dǎo)電軌跡數(shù)目而被簡化。
不具有錯(cuò)誤校正之資料記憶系統(tǒng)至具有錯(cuò)誤校正之資料記憶系統(tǒng)的簡單轉(zhuǎn)換也以尤其有益的方式產(chǎn)生。此轉(zhuǎn)換不需要其它資料記憶系統(tǒng)之其它系統(tǒng)組件而能產(chǎn)生效應(yīng)，僅經(jīng)由以具有錯(cuò)誤校正之記憶模塊取代不具有錯(cuò)誤校正的模塊即可。于此情況中，系統(tǒng)母板在其設(shè)計(jì)方面對應(yīng)不具有錯(cuò)誤校正裝置之系統(tǒng)母板。
依據(jù)本發(fā)明記憶模塊之另一較佳實(shí)施例，此記憶模塊具有發(fā)出一資料錯(cuò)誤訊號(hào)的可能性。具有累積的錯(cuò)誤產(chǎn)生之記憶模塊或資料記憶裝置可以經(jīng)由在資料記憶系統(tǒng)中一較高處理平面中的資料錯(cuò)誤的評(píng)估而被識(shí)別。重復(fù)缺陷的資料記憶區(qū)域因此可以被屏蔽。伴隨的錯(cuò)誤產(chǎn)生數(shù)目的最小化進(jìn)一步增加資料記憶系統(tǒng)的性能。
記憶模塊上之缺陷記憶胞元的識(shí)別及屏蔽，較佳者，在緩沖器及錯(cuò)誤檢查模塊中發(fā)生，其隨后具有其適用之一錯(cuò)誤評(píng)估單元。
所有慣用的記憶模塊都可能做為資料記憶裝置。但是，資料記憶裝置通常被指派為DRAM模塊。依據(jù)本發(fā)明之記憶模塊之?dāng)?shù)據(jù)傳輸速率通常假定為具有DDR接口之DRAMs。
依據(jù)本發(fā)明之資料記憶系統(tǒng)中操作之記憶模塊用之緩沖器及錯(cuò)誤檢查模塊具有，除了所需的連接裝置以及形成于半導(dǎo)體基板內(nèi)且適用被傳輸至記憶模塊或自其中傳出之至少一資料訊號(hào)的調(diào)整之緩沖器/再驅(qū)動(dòng)器功能之外，形成于半導(dǎo)體基板內(nèi)并且被當(dāng)成記憶模塊用之錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之一記憶胞元數(shù)組。
依據(jù)本發(fā)明之緩沖器及錯(cuò)誤檢查模塊之特定實(shí)施例，該緩沖器及錯(cuò)誤檢查模塊具有一錯(cuò)誤偵測單元。在接收來自資料記憶系統(tǒng)之資料時(shí)，錯(cuò)誤偵測單元形成指派給被接收之有用數(shù)據(jù)之多余資料集合，該組多余資料被儲(chǔ)存于緩沖器及錯(cuò)誤檢查模塊之記憶胞元內(nèi)。在有用資料至資料記憶系統(tǒng)之后續(xù)的傳輸情況中，一對應(yīng)的檢查資料集合在錯(cuò)誤偵測單元中形成并與被指派的多余數(shù)據(jù)比較。該錯(cuò)誤偵測單元登錄來自儲(chǔ)存的多余資料與對應(yīng)檢查資料之比較的錯(cuò)誤有用資料。
依據(jù)本發(fā)明之緩沖器及錯(cuò)誤檢查模塊較佳者被提供一錯(cuò)誤校正單元，其可適用于依據(jù)已知的算法基于儲(chǔ)存的多余資料及對應(yīng)的檢查資料校正錯(cuò)誤的有用資料。
依據(jù)另一較佳實(shí)施例，依據(jù)本發(fā)明之緩沖器及錯(cuò)誤檢查模塊具有錯(cuò)誤訊號(hào)產(chǎn)生單元。事件及資料錯(cuò)誤型態(tài)上的信息，例如可校正的訊號(hào)位錯(cuò)誤或不能校正的雙位錯(cuò)誤，隨后可被傳輸至錯(cuò)誤分析目的用之資料記憶系統(tǒng)之另一組件。
此外，尤其有益地是提供本發(fā)明緩沖器及錯(cuò)誤檢查模塊一錯(cuò)誤評(píng)估單元。該錯(cuò)誤評(píng)估單元系用以分析在記憶模塊上發(fā)生的資料錯(cuò)誤以及用以屏蔽被識(shí)別為重復(fù)缺陷之記憶胞元或記憶區(qū)域。錯(cuò)誤的有用資料的傳輸因此以特別有益的方式被限制。關(guān)于有用資料之無錯(cuò)誤傳輸之資料記憶系統(tǒng)之?dāng)?shù)據(jù)傳輸速率因此進(jìn)一步增加。
依據(jù)本發(fā)明之方法描述于一資料記憶系統(tǒng)內(nèi)操作一記憶模塊之方法，該記憶模塊具有復(fù)數(shù)用以儲(chǔ)存有用資料之資料記憶裝置(2)以及至少一緩沖及錯(cuò)誤檢查模塊(7)。于此情況中，首先，來自資料記憶系統(tǒng)之記憶體檢查裝置之有用資料藉由記憶模塊上的緩沖器及錯(cuò)誤檢查模塊被接收并調(diào)整。因此，在緩沖器及錯(cuò)誤檢查模塊，對應(yīng)的多余資料集合相對于有用數(shù)據(jù)而被形成。之后，有用資料被儲(chǔ)存在資料記憶裝置中而該對應(yīng)的多余資料集合被儲(chǔ)存于緩沖器及錯(cuò)誤檢查模塊中。在稍從該資料記憶裝置之一至該記憶檢查裝置之該被儲(chǔ)存之影用資料之一稍后傳輸期間，一對應(yīng)的檢查資料集合于緩沖器及錯(cuò)誤檢查模塊中形成。經(jīng)由個(gè)別對應(yīng)的多余資料與檢查資料的比較，已經(jīng)發(fā)生在有用資料中的資料錯(cuò)誤逐一被偵測及校正，且最后，校正及實(shí)質(zhì)上無錯(cuò)誤之有用資料被傳輸至記憶檢查裝置。錯(cuò)誤校正至記憶模塊的移轉(zhuǎn)增加資料記憶系統(tǒng)關(guān)于有用資料之無錯(cuò)誤數(shù)據(jù)傳輸?shù)男阅堋?br> 在記憶模塊中發(fā)生的資料錯(cuò)誤之錯(cuò)誤偵測及錯(cuò)誤校正，依據(jù)本發(fā)明，因此在記憶模塊本身之中產(chǎn)生效應(yīng)。因?yàn)橛洃浤K上的錯(cuò)誤事件常包含所謂的DRAM記憶胞元上的軟錯(cuò)誤(soft error)，或整個(gè)模塊的失效，這是可能的，首先，對于不需要的線或多余數(shù)據(jù)總線用之連接以較佳的方式被避免。另一方面，系統(tǒng)的性能也增加，因?yàn)殄e(cuò)誤資料在記憶模塊與記憶檢查模塊之間傳輸。如果資料記憶系統(tǒng)之系統(tǒng)母板之前必需被提供延展的數(shù)據(jù)總線寬度且分別適用一錯(cuò)誤校正概念，依據(jù)本發(fā)明之方法能夠簡單地僅藉由交換記憶模塊而更新資料記憶系統(tǒng)。
依據(jù)本發(fā)明一特定較佳實(shí)施例之方法，錯(cuò)誤事件之發(fā)生被傳輸至記憶系統(tǒng)之至少一組件，其中錯(cuò)誤事件之另一評(píng)估是可能的。因此，舉例而言，具有大量錯(cuò)誤事件之資料記憶裝置或記憶模塊被識(shí)別。之后，相關(guān)的記憶區(qū)域可被屏蔽或被提供做交換。
依據(jù)本發(fā)明操作之記憶模塊可被用以最佳化資料記憶系統(tǒng)。在此情況中，首先，在記憶檢查裝置與記憶模塊之間的先驅(qū)系統(tǒng)中提供傳輸其它多余資料用之一多余數(shù)據(jù)總線。因此，如已經(jīng)描述之錯(cuò)誤校正在記憶模塊上被內(nèi)部執(zhí)行。此外，在記憶模塊與記憶檢查裝置之間傳輸之有用資料的一致性基于在多余數(shù)據(jù)總線系統(tǒng)上傳輸之其它多余資料而被檢查。因此可以為每一錯(cuò)誤事件識(shí)別是否一錯(cuò)誤來源將被指派給記憶模塊或資料記憶系統(tǒng)之總線系統(tǒng)。因此，資料記憶系統(tǒng)之總線系統(tǒng)重新工作直到僅有一可忍受數(shù)目之錯(cuò)誤將被指派給總線系統(tǒng)。
先驅(qū)系統(tǒng)之跟進(jìn)系統(tǒng)隨后被提供最佳的總線系統(tǒng)，且較佳者，不具有之后不需要的多余總線系統(tǒng)。


本發(fā)明參照所附圖式被詳細(xì)解釋如下，相同的參考標(biāo)號(hào)為互相有關(guān)的組件而使用。其中圖1表示依據(jù)以習(xí)知方式組合之緩沖器/再驅(qū)動(dòng)器及錯(cuò)誤校正概念設(shè)計(jì)之第一記憶模塊之平面圖，圖2表示依據(jù)以習(xí)知方式組合之緩沖器/再驅(qū)動(dòng)器及錯(cuò)誤校正概念設(shè)計(jì)之第二記憶模塊之平面圖，圖3表示本發(fā)明第一實(shí)施例之一記憶模塊之平面圖，圖4表示依據(jù)以習(xí)知方式組合之緩沖器/再驅(qū)動(dòng)器及錯(cuò)誤校正概念設(shè)計(jì)之第三記憶模塊之平面圖，圖5表示本發(fā)明第二實(shí)施例之一記憶模塊之平面圖。
具體實(shí)施例方式
圖1所示之記憶模塊1具有依據(jù)JEDEC標(biāo)準(zhǔn)之1.2英吋ν5.25英寸的尺寸。做為有用數(shù)據(jù)存儲(chǔ)器之DRAMs 2以及做為錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之另一DRAM 3被提供于記憶模塊1之二放置平面之至少一者之上。此模塊1具有一接觸裝置數(shù)組10做為至資料記憶系統(tǒng)之系統(tǒng)母板之電子接口。從該接觸數(shù)組裝置10，一外部數(shù)據(jù)總線51以及一外部控制及位致總線63被連接至一緩沖器/再驅(qū)動(dòng)器模塊4。該緩沖器/再驅(qū)動(dòng)器模塊4經(jīng)由資料訊號(hào)線別連接至DRAM 2，3。一內(nèi)部控制及地址總線于二分支61，62中被連接于緩沖器/再驅(qū)動(dòng)器模塊4與DRAMs 2，3之間。
一非對稱的負(fù)載產(chǎn)生內(nèi)部控制及地址總線之二分支61，62，因?yàn)樗膫€(gè)DRAMs 2被連接至第一分支61，而5個(gè)DRAMs 2，3被連接至第二分支62。在此情況中，內(nèi)部控制及地址總線之個(gè)別較低的分支61，62之時(shí)脈預(yù)設(shè)整個(gè)記憶模塊1的時(shí)脈。第二分支62中的時(shí)脈進(jìn)一步依據(jù)DRAM 3是否為錯(cuò)誤資料儲(chǔ)存目的而被提供而定。此外，可以了解資料訊號(hào)線5的路徑由于記憶模塊1的高密度設(shè)置而變得相當(dāng)困難。
圖2指示設(shè)置DRAMs2，3于記憶模塊1上之第二種可能性。內(nèi)部控制及地址總線61，62上之電容負(fù)載的非對稱分布的問題以及依據(jù)被當(dāng)成錯(cuò)誤數(shù)據(jù)存儲(chǔ)器之DRAM 3的提供而定的時(shí)脈的問題在此例中依然存在。
圖3表示依據(jù)本發(fā)明之一記憶模塊。緩沖器及錯(cuò)誤檢查模塊7，其依據(jù)本發(fā)明整合一緩沖器/再驅(qū)動(dòng)器功能及一錯(cuò)誤數(shù)據(jù)存儲(chǔ)器于一共同裝置殼體內(nèi)，僅藉由省略圖1及二之至錯(cuò)誤資料儲(chǔ)存用之DRAM 3之連接，與儲(chǔ)存有用資料用之剩余DRAMs 2之間的資料訊號(hào)線5的路徑被相當(dāng)?shù)睾喕Ｏ嗤碾娙葚?fù)載出現(xiàn)在內(nèi)部控制及地址總線之每一分支61，62上。于此例中，電容負(fù)載與錯(cuò)誤校正是否在記憶模塊上發(fā)生效應(yīng)無關(guān)。依據(jù)本發(fā)明之記憶模塊1也可以在關(guān)于有用資料之相同傳輸速率上以錯(cuò)誤校正操作如同依據(jù)圖1及二不具有錯(cuò)誤校正之記憶模塊之一。
圖4表示具有2緩沖器/再驅(qū)動(dòng)器4，4’之習(xí)知記憶模塊1。此處同樣地，為錯(cuò)誤資料儲(chǔ)存目的而被提供之DRMA 3造成內(nèi)部控制及地址總線之至少一分支61，61’，62，62’之非對稱負(fù)載。
在圖5，此錯(cuò)誤數(shù)據(jù)存儲(chǔ)器被分離于相同型態(tài)之二緩沖及錯(cuò)誤檢查模塊7之間。緩沖及錯(cuò)誤檢查模塊7更包括一緩沖器/再驅(qū)動(dòng)器功能。此結(jié)果是資料訊號(hào)線5之相當(dāng)簡化的路徑以及在控制及第址總線之所有分支61上之對稱負(fù)載。相較于圖3的記憶模塊，外部數(shù)據(jù)總線51，51’的分離與外部控制及地址總線63，63’進(jìn)入二分支內(nèi)產(chǎn)生關(guān)于組合換沖器及錯(cuò)誤檢查模塊7，7’與接觸裝置數(shù)組10之間的二外部總線系統(tǒng)相關(guān)的簡化路徑。
參考標(biāo)號(hào)表1 記憶模塊10 接觸裝置2 有用資料之資料記憶裝置3 多余資料之資料記憶裝置4，4’ 緩沖器/再驅(qū)動(dòng)器模塊5 資料線內(nèi)部51 資料線外部61，61’ 控制及地址線內(nèi)部62，62’ 控制及地址線內(nèi)部63 控制及地址線外部7，7’ 緩沖器及錯(cuò)誤檢查模塊
權(quán)利要求
1.一種記憶模塊，用以于一資料記憶系統(tǒng)中操作，具有復(fù)數(shù)資料記憶裝置(2)用以儲(chǔ)存有用資料，以及至少一緩沖裝置至少藉由資料線(5)連接至該數(shù)據(jù)存儲(chǔ)器(2)并用以至少調(diào)整在該資料記憶裝置(2)與該資料記憶系統(tǒng)之一記憶檢查裝置之間傳輸之資料訊號(hào)，特征在于至少一緩沖器及錯(cuò)誤檢查模塊(7)，其中整合適用于偵測及校正錯(cuò)誤資料用之一緩沖器裝置及儲(chǔ)存多余資料用之一資料記憶裝置于一共同裝置殼體內(nèi)。
2.如權(quán)利要求第1項(xiàng)之記憶模塊，其中每一該緩沖器及錯(cuò)誤檢查模塊(7)連接至偶數(shù)個(gè)儲(chǔ)存有用資料用之資料記憶裝置(2)。
3.如權(quán)利要求第1項(xiàng)之記憶模塊，其中該數(shù)據(jù)模塊(2)相對于該緩沖器及錯(cuò)誤檢查模塊(7)對稱排列。
4.如權(quán)利要求第1至3項(xiàng)任一項(xiàng)之記憶模塊，其中該緩沖器及錯(cuò)誤檢查模塊(7)具有一錯(cuò)誤偵測單元，其適用于該記憶模塊(1)之?dāng)?shù)據(jù)傳輸期間形成并儲(chǔ)存該多余資料以及，于一有用數(shù)據(jù)傳輸至該記憶檢查裝置期間用以形成來自該將被傳輸之該有用資料之檢查資料，同時(shí)比較個(gè)別對應(yīng)的多余資料與檢查資料。
5.如權(quán)利要求第4項(xiàng)之記憶模塊，其中該緩沖器及錯(cuò)誤檢查模塊(7)具有一錯(cuò)誤校正單元，適用于以該個(gè)別對應(yīng)之多余資料及檢查資料為基礎(chǔ)校正錯(cuò)誤的有用資料。
6.如權(quán)利要求第5項(xiàng)之記憶模塊，該記憶模塊(1)不具有被指派給傳輸多余資料用之一資料線之一接觸裝置。
7.如權(quán)利要求第5或6項(xiàng)之記憶模塊，其中該記憶模塊(1)具有錯(cuò)誤發(fā)送訊號(hào)單元，用以傳輸錯(cuò)誤事件上的信息至該記憶檢查裝置。
8.如權(quán)利要求第5至7任一項(xiàng)之記憶模塊，其中該緩沖器及錯(cuò)誤檢查模塊(7)具有一錯(cuò)誤評(píng)估單元用以識(shí)別并屏蔽該資料記憶裝置(2)中之缺陷記憶胞元。
9.如權(quán)利要求第1至8項(xiàng)任一項(xiàng)之記憶模塊，其中該數(shù)據(jù)記憶裝置(2)被設(shè)計(jì)為DRAM模塊。
10.如權(quán)利要求第1至9項(xiàng)任一項(xiàng)之記憶模塊，其中該資料記憶裝置(2)具有一DDR接口。
11.如權(quán)利要求第1至10項(xiàng)任一項(xiàng)之記憶模塊，其中該記憶模塊(1)之最大尺寸實(shí)質(zhì)上為1.2英吋×5.25英吋。
12.一種緩沖器及錯(cuò)誤檢查模塊(7)用于在一資料記憶系統(tǒng)中操作之記憶模塊(1)，具有連接裝置，以及一緩沖器/再驅(qū)動(dòng)器功能，其被形成于一半導(dǎo)體基板內(nèi)且至少適用于調(diào)整被傳輸至該記憶模塊及來自其中之資料訊號(hào)，特征在于一記憶胞元數(shù)組被形成于該半導(dǎo)體基板內(nèi)做為一錯(cuò)誤數(shù)據(jù)存儲(chǔ)器。
13.如權(quán)利要求第12項(xiàng)之緩沖器及錯(cuò)誤檢查模塊，特征在于一錯(cuò)誤偵測單元，其適用于，于該有用數(shù)據(jù)至該記憶模塊(1)之一傳輸期間，形成并儲(chǔ)存多余資料以及，于有用資料至該記憶系統(tǒng)之一記憶檢查裝置之一傳輸期間，用以比較該儲(chǔ)存的多余資料與從該將被傳輸之有用資料形成之檢查資料。
14.如權(quán)利要求第13項(xiàng)之緩沖器及錯(cuò)誤檢查模塊，特征在于一錯(cuò)誤校正單元，適用于以該個(gè)別對應(yīng)之多余資料及檢查資料為基礎(chǔ)校正錯(cuò)誤的有用資料。
15.如權(quán)利要求第13至14任一項(xiàng)之緩沖器及錯(cuò)誤檢查模塊，特征在于一錯(cuò)誤發(fā)送訊號(hào)單元，用以傳輸錯(cuò)誤事件上的信息至該資料記憶系統(tǒng)。
16.如權(quán)利要求第13至15任一項(xiàng)之緩沖器及錯(cuò)誤檢查模塊，特征在于一錯(cuò)誤評(píng)估單元連接至該緩沖及錯(cuò)誤檢查模塊(7)，用以識(shí)別并屏蔽該資料記憶裝置(2)中之缺陷記憶胞元。
17.一種于一資料記憶系統(tǒng)內(nèi)操作一記憶模塊(1)之方法，該記憶模塊具有復(fù)數(shù)用以儲(chǔ)存有用資料之資料記憶裝置(2)以及至少一緩沖及錯(cuò)誤檢查模塊(7)，其中傳輸至該記憶模塊(1)之有用資料之資料訊號(hào)藉由該緩沖及錯(cuò)誤檢查模塊(7)被接收并調(diào)整，于該緩沖及錯(cuò)誤檢查模塊(7)中，形成相對于該有用資料之一對應(yīng)的多余資料集合，該有用資料被儲(chǔ)存于該資料記憶裝置(2)中，該個(gè)別對應(yīng)之多余資料集合被儲(chǔ)存于該緩沖及錯(cuò)誤檢查模塊(7)中，于被儲(chǔ)存之有用資料從該資料記憶裝置(1)至該資料記憶系統(tǒng)之一記憶檢查裝置之一傳輸期間，于該緩沖及錯(cuò)誤檢查模塊(7)中形成一對應(yīng)的檢查資料集合，經(jīng)由該個(gè)別對應(yīng)多余資料與檢查資料之比較，已于該有用資料內(nèi)發(fā)生之資料錯(cuò)誤逐一被偵測并校正，以及校正及實(shí)質(zhì)上無錯(cuò)誤之有用資料被傳輸至該記憶檢查裝置。
18.如權(quán)利要求第17項(xiàng)之方法，其中于該有用資料中之資料錯(cuò)誤的發(fā)生被發(fā)送訊號(hào)至該資料記憶系統(tǒng)之該記憶檢查裝置。
19.一種最佳化一資料記憶系統(tǒng)之方法，該系統(tǒng)具有一記憶體檢查裝置，至少一記憶模塊以及一系統(tǒng)母板具有傳輸資料用之一總線系統(tǒng)，該總線系統(tǒng)連接至該記憶檢查裝置及該記憶模塊，其中一多余總線系統(tǒng)被設(shè)置于該母板上先驅(qū)系統(tǒng)中該記憶檢查裝置與該記憶模塊之間，該記憶模塊系依據(jù)權(quán)利要求第17或18項(xiàng)之方法而操作，該總線系統(tǒng)中之傳輸錯(cuò)誤于該先驅(qū)系統(tǒng)中由該記憶檢查裝置在該多余總線系統(tǒng)的協(xié)助下被登錄且分析，基于發(fā)生在該記憶檢查裝置與該記憶模塊之間的傳輸錯(cuò)誤的分析，該個(gè)別先驅(qū)系統(tǒng)之該匯留排系統(tǒng)于最小數(shù)目之傳輸錯(cuò)誤方向中發(fā)展，以及提供該資料記憶系統(tǒng)為最小傳輸錯(cuò)誤而發(fā)展之該總線系統(tǒng)。
20.如權(quán)利要求第19項(xiàng)之方法，其中使該資料記憶系統(tǒng)不具有該多余總線系統(tǒng)。
全文摘要
以DDR－DRAMs(2)為基礎(chǔ)之記憶模塊(1)被提供一緩沖及錯(cuò)誤檢查模塊(7)，其整合一錯(cuò)誤數(shù)據(jù)存儲(chǔ)器及用以調(diào)整傳輸至該記憶模塊(1)及從該記憶模塊(1)輸出之資料訊號(hào)用之一緩沖器/再驅(qū)動(dòng)器功能，并適用于錯(cuò)誤儲(chǔ)存于該DDR－DRAMs(2)之有用資料之校正。該緩沖及錯(cuò)誤檢查模塊(7)使依據(jù)限定工業(yè)標(biāo)準(zhǔn)之受限記憶模塊尺寸中之記憶模塊上之一錯(cuò)誤校正概念及一緩沖器/再驅(qū)動(dòng)器概念的整合為可能，簡化或改善資料線(5)或控制及地址線(61，62)之路徑，同時(shí)由于至資料記憶系統(tǒng)之錯(cuò)誤傳輸資料的降低，增加的真實(shí)數(shù)據(jù)傳輸速率亦為可能。
文檔編號(hào)G11C7/10GK1504897SQ200310119509
公開日2004年6月16日 申請日期2003年12月1日 優(yōu)先權(quán)日2002年11月29日
發(fā)明者H·魯克鮑爾, G·布勞恩, H 魯克鮑爾, 投 申請人:因芬尼昂技術(shù)股份公司