專利名稱：在高速dram中設(shè)置和補(bǔ)償讀取等待時(shí)間的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DRAM電路，并更具體而言涉及一種用于保證利用正確的讀取等待時(shí)間從一個(gè)高速DRAM輸出正確數(shù)據(jù)的電路和方法。
背景技術(shù)：
一個(gè)典型的DRAM存儲器系統(tǒng)具有一個(gè)產(chǎn)生DRAM存儲器設(shè)備讀寫請求的外部DRAM控制器。當(dāng)產(chǎn)生一個(gè)讀取請求時(shí)，所述控制器期望利用在控制器產(chǎn)生一個(gè)讀取請求之后的一個(gè)預(yù)定的讀取等待時(shí)間在一條數(shù)據(jù)總線上獲得該存儲器設(shè)備內(nèi)的數(shù)據(jù)，該等待時(shí)間通常是預(yù)定數(shù)量的外部系統(tǒng)時(shí)鐘周期、例如八個(gè)外部時(shí)鐘周期。在內(nèi)部，該DRAM存儲器設(shè)備具有其自己的時(shí)鐘系統(tǒng)，所述時(shí)鐘系統(tǒng)接收外部時(shí)鐘信號并從該外部時(shí)鐘產(chǎn)生若干不同的用于所述存儲器設(shè)備內(nèi)部操作的內(nèi)部時(shí)鐘信號。
一種已知的高速存儲器設(shè)備的內(nèi)部時(shí)鐘系統(tǒng)至少產(chǎn)生兩個(gè)時(shí)鐘域。第一個(gè)時(shí)鐘域表示大量邏輯電路中使用的并用于驅(qū)動(dòng)存儲器陣列核(core)的定時(shí)。用于第一域的定時(shí)從被緩沖的外部自由運(yùn)行系統(tǒng)時(shí)鐘而產(chǎn)生。與外部時(shí)鐘有關(guān)的第一域中的所述時(shí)鐘信號的相位取決于一個(gè)時(shí)鐘接收機(jī)和時(shí)鐘樹延遲。也從所述外部系統(tǒng)時(shí)鐘中推導(dǎo)出的第二域表示后退定時(shí)的(back-timed)讀取時(shí)鐘的定時(shí)。該時(shí)鐘域通過一個(gè)延遲鎖定環(huán)(DLL)產(chǎn)生。該第二時(shí)鐘域產(chǎn)生一個(gè)用于操作數(shù)據(jù)讀取鎖存器的讀取時(shí)鐘。所述讀取時(shí)鐘被提供給一個(gè)與外部系統(tǒng)時(shí)鐘具有期望的相位關(guān)系的讀取鎖存器。所述第二時(shí)鐘域補(bǔ)償數(shù)據(jù)輸出(Do)通路中的延遲，以產(chǎn)生一個(gè)讀取時(shí)鐘信號，該信號操作輸出數(shù)據(jù)鎖存器以獲得一個(gè)與所述外部系統(tǒng)時(shí)鐘對準(zhǔn)的特定相位。這兩個(gè)時(shí)鐘域中的每一個(gè)都沒有真實(shí)、精確地反映了外部系統(tǒng)時(shí)鐘的定時(shí)，特別是在高頻率操作時(shí)，并且這兩個(gè)域中的時(shí)鐘信號的定時(shí)可以在存儲器設(shè)備工作期間由于進(jìn)程、電壓和溫度(PVT)變化而相互交叉。這可能產(chǎn)生一個(gè)問題，即負(fù)責(zé)用于向一個(gè)輸出鎖存器傳送讀出數(shù)據(jù)的一個(gè)時(shí)鐘域可能導(dǎo)致該數(shù)據(jù)被在一個(gè)不同于用于鎖存所述數(shù)據(jù)的后退定時(shí)的讀取時(shí)鐘在鎖存器中的時(shí)間的時(shí)間傳送。
為了滿足一個(gè)具體的讀取等待時(shí)間，所述存儲器設(shè)備必須能夠在接收一個(gè)READ命令之后計(jì)數(shù)時(shí)鐘信號，并在有必要產(chǎn)生具體讀取等待時(shí)間的精確時(shí)間，利用所述后退定時(shí)的讀取時(shí)鐘來激活輸出鎖存器以鎖存輸出數(shù)據(jù)。當(dāng)?shù)谝缓偷诙r(shí)鐘域保持相互交叉時(shí)，這將是困難的。
由于讀取時(shí)鐘后退定時(shí)的量相對于數(shù)據(jù)可用性變得不確定，因此控制所述讀取時(shí)鐘并保證正確的數(shù)據(jù)輸出和如在外部時(shí)鐘周期中測量的具體的讀取等待時(shí)間是非常困難的。
發(fā)明概述本發(fā)明提供了一種用于補(bǔ)償與數(shù)據(jù)流有關(guān)的讀取時(shí)鐘后退定時(shí)量中的不確定性和變化的方法和設(shè)備，以便在正如在外部時(shí)鐘周期中測量的具體讀取等待時(shí)間獲得一個(gè)正確的數(shù)據(jù)輸出。
在本發(fā)明中，從所述外部系統(tǒng)時(shí)鐘域傳送一個(gè)起始信號給所述內(nèi)部讀取時(shí)鐘域，以便該起始信號和所述讀取時(shí)鐘具有固定的定時(shí)關(guān)系。所述起始信號跟蹤讀取時(shí)鐘定時(shí)中的任何變化，并且用于保證在存儲器設(shè)備輸出時(shí)正確地同步來自一個(gè)存儲器陣列的讀取數(shù)據(jù)以及一個(gè)讀取時(shí)鐘。
當(dāng)接收到一個(gè)READ命令時(shí)通過一個(gè)命令解碼器產(chǎn)生所述起始信號，并通過一條延遲線傳遞該信號，該延遲線從屬于用于使讀取時(shí)鐘后退定時(shí)的延遲鎖定環(huán)(DLL)延遲線。在通過從屬的延遲線傳遞所述起始信號之后，該信號將和讀取時(shí)鐘具有相對于外部時(shí)鐘來說相同的相位以及后退定時(shí)。
一個(gè)計(jì)數(shù)器預(yù)加載有模式寄存器和偏置寄存器所提供的一個(gè)值。該值表示在通過所述DLL、時(shí)鐘樹、輸出鎖存器以及輸出驅(qū)動(dòng)器提供一個(gè)讀取時(shí)鐘信號時(shí)，一個(gè)想要的讀取等待時(shí)間減去一個(gè)測量的延遲。在接收到所述起始信號之后，該計(jì)數(shù)器將使用讀取時(shí)鐘計(jì)數(shù)到一個(gè)具體的值。預(yù)加載到該計(jì)數(shù)器中的實(shí)際計(jì)數(shù)值還可以被偏移一個(gè)和多個(gè)計(jì)數(shù)值，以考慮到存儲器設(shè)備內(nèi)部的解碼或其他各種延遲。當(dāng)所述計(jì)數(shù)器到達(dá)該具體值時(shí)，它運(yùn)行所述輸出電路，該電路接收讀出數(shù)據(jù)和讀取時(shí)鐘以同步鎖存該讀出數(shù)據(jù)并利用具體的讀取等待時(shí)間輸出讀出數(shù)據(jù)。
因此，即使讀取時(shí)鐘輸出的后退定時(shí)變化并交叉一個(gè)時(shí)鐘周期范圍，那么所述起始信號也將隨之移動(dòng)，并保持?jǐn)?shù)據(jù)操作和讀取時(shí)鐘同步。
通過以下結(jié)合附圖所給出的本發(fā)明示意性實(shí)施例的詳細(xì)描述，本發(fā)明的上述和其他特征和優(yōu)點(diǎn)將變得更加顯而易見。
附圖簡述

圖1是應(yīng)用本發(fā)明的存儲器設(shè)備的第一實(shí)施例的方框圖；圖2示出了在初始化過程中所使用的附加電路的第一實(shí)施例的方框圖；圖3是在本發(fā)明的第二實(shí)施例中對圖1電路部分進(jìn)行修改的方框圖；和圖4是描述在一個(gè)處理器系統(tǒng)內(nèi)實(shí)現(xiàn)的圖1和2的存儲器設(shè)備的方框圖。
發(fā)明詳述本發(fā)明通過向正確定時(shí)到后退定時(shí)的讀取時(shí)鐘的輸出鎖存器傳送數(shù)據(jù)，補(bǔ)償了DRAM中讀取時(shí)鐘后退定時(shí)量的不確定性和變化，以保證以具體的讀取等待時(shí)間將正確的數(shù)據(jù)傳送給數(shù)據(jù)總線。
圖1示例了作為存儲器設(shè)備100一部分的本發(fā)明第一實(shí)施例的可操作部分。一種外部存儲器控制器160在外部時(shí)鐘線116上向存儲器設(shè)備100提供一個(gè)外部系統(tǒng)時(shí)鐘XWCLK以及在命令/地址總線112上向其提供命令和地址信號。在圖1中通過所述總線的一條數(shù)據(jù)線108所表示的一條多位數(shù)據(jù)總線上交換控制器160和存儲器設(shè)備100之間的存儲器陣列數(shù)據(jù)。由于本發(fā)明特別針對發(fā)生在存儲器設(shè)備100內(nèi)部的讀取操作的定時(shí)，因此將數(shù)據(jù)線108示為通過一條數(shù)據(jù)管道104從一個(gè)存儲器陣列170傳送所選讀出數(shù)據(jù)到一個(gè)讀取鎖存器124、再到線路驅(qū)動(dòng)器126、最后到線路108并且直到存儲器控制器160中。數(shù)據(jù)管道104包括一個(gè)用于將并行傳送的陣列數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)以傳送到DQ通路108的并串行轉(zhuǎn)換器。
存儲器設(shè)備100還包括一個(gè)用于緩沖外部系統(tǒng)時(shí)鐘XWCLK的時(shí)鐘緩沖器117、一個(gè)用于緩沖在命令和地址總線112上出現(xiàn)的命令和地址信號的命令/地址緩沖器119、以及一個(gè)用于解碼來自存儲器控制器160的輸入命令的命令(CMD)解碼器121。使用由解碼器121所解碼的一個(gè)解碼的READ命令來初始化存儲器陣列170上的讀取操作，并通過將圖1中描述為讀取邏輯123的存儲器設(shè)備100的控制邏輯來初始化一個(gè)讀取操作，該讀取邏輯操作存儲器陣列170來從控制器160所規(guī)定的一個(gè)或多個(gè)存儲器地址中讀出數(shù)據(jù)，其中所述地址由地址解碼器125進(jìn)行解碼。所述讀取邏輯由一個(gè)被緩沖的外部系統(tǒng)時(shí)鐘信號XWCLK驅(qū)動(dòng)。
被緩沖的外部時(shí)鐘還可以應(yīng)用到所述命令(CMD)解碼器和地址解碼器以正確地從存儲器控制器160中讀入命令和地址數(shù)據(jù)。所緩沖的外部時(shí)鐘還可以應(yīng)用于一個(gè)與時(shí)鐘樹127組合的延遲鎖定環(huán)120，并為存儲器設(shè)備100產(chǎn)生附加的內(nèi)部計(jì)時(shí)信號，其中的一個(gè)信號是線129上的讀取時(shí)鐘信號。正如以上所討論的，通過輸出通路中的延遲來使延遲鎖定環(huán)120和時(shí)鐘樹127所產(chǎn)生的讀取時(shí)鐘后退定時(shí)。選擇所述讀取時(shí)鐘信號的特定邊緣來驅(qū)動(dòng)該輸出讀取鎖存器124以獲得一個(gè)用于從陣列170中讀取的特定數(shù)據(jù)的具體讀取等待時(shí)間。
為了保證讀出數(shù)據(jù)和讀取時(shí)鐘信號以正確的定時(shí)關(guān)系到達(dá)讀取鎖存器124，盡管存在PVT或其他定時(shí)變化，也要應(yīng)用一個(gè)讀取起始信號。當(dāng)解碼一個(gè)READ命令時(shí)，通過命令解碼器121在線路118上發(fā)出所述讀取起始信號。所述讀取起始信號被應(yīng)用于從屬于延遲鎖定環(huán)120的定時(shí)的從屬延遲電路132。從屬延遲132的輸出被應(yīng)用于一個(gè)時(shí)鐘樹模型133，該模型可以調(diào)整為通過來自時(shí)鐘樹127的讀取時(shí)鐘所經(jīng)歷的重復(fù)延遲。因此，通知由DLL120產(chǎn)生的在線路129上的讀取時(shí)鐘信號的任何定時(shí)變化還可以通知讀取起始信號174。結(jié)果，所述讀取起始信號經(jīng)受了相同的PVT或其他定時(shí)變化，其中線路129上的所述讀取時(shí)鐘信號經(jīng)歷了這種變化，并且所述讀取起始信號還被后退定時(shí)與線路129上的讀取時(shí)鐘信號相同的量，以用于輸出通路延遲。從時(shí)鐘樹模型133中輸出讀取起始信號作為線路174上的一個(gè)延遲的起始信號。
將線路174上延遲的起始信號應(yīng)用于一個(gè)遞減計(jì)數(shù)器148，該計(jì)數(shù)器從一個(gè)模式寄存器144裝載有一個(gè)具體的讀出數(shù)據(jù)等待時(shí)間。所述具體的等待時(shí)間是大量時(shí)鐘周期的形式；并且可以在生產(chǎn)時(shí)固定在存儲器設(shè)備100中；或者可以是在初始化時(shí)，由存儲器控制器160通過在解碼器121中命令解碼時(shí)而被編程到模式寄存器144中的一個(gè)值。另外，如果考慮到其他存儲器設(shè)備100工作中的延遲而需要另外的偏移，則可以從自模式寄存器144載入到計(jì)數(shù)器148中的等待時(shí)間值中減去這些偏移。所述偏移可以由一個(gè)單獨(dú)的偏移電路145產(chǎn)生，或者在模式寄存器144存儲的原始等待時(shí)間數(shù)據(jù)中予以說明。
因此，遞減計(jì)數(shù)器148裝載有大量的讀取時(shí)鐘周期，該讀取時(shí)鐘周期在線路174上出現(xiàn)延遲的起始信號之后必須發(fā)生，以獲得一個(gè)用于存儲器設(shè)備100的具體讀取等待時(shí)間。線路174上的該起始信號使用線路129上的讀取時(shí)鐘信號啟動(dòng)遞減計(jì)數(shù)器148，以使計(jì)數(shù)器從其初始值開始進(jìn)行遞減計(jì)數(shù)。一旦計(jì)數(shù)器148達(dá)到了預(yù)定的計(jì)數(shù)值、例如零，那么計(jì)數(shù)器148將啟動(dòng)數(shù)據(jù)管道104，以便來自陣列170的數(shù)據(jù)以相對于線路129上所述讀取時(shí)鐘的正確定時(shí)到達(dá)讀取鎖存器124，以保證一個(gè)具體的讀取等待時(shí)間。
所示例的本發(fā)明保證了不論在所述讀取時(shí)鐘中出現(xiàn)PVT還是其他定時(shí)變化，它們?nèi)詫⒊霈F(xiàn)在線路174上的延遲起始信號中，從而正確地相互同步傳送到輸出鎖存器124的所述數(shù)據(jù)和讀取時(shí)鐘信號，以保證滿足該具體的讀取等待時(shí)間。
正如所示，圖1示例了從一個(gè)偏移電路145提供給遞減計(jì)數(shù)器148的一個(gè)偏移。所述偏移考慮到了對于特定的讀出數(shù)據(jù)在出現(xiàn)讀取時(shí)鐘信號中的固有延遲。因此，在通過命令(CMD)解碼器121接收所述READ命令之后，將會在讀取鎖存器124處的所述讀取時(shí)鐘信號的乘積中存在一個(gè)固有延遲。這種延遲由所述讀取時(shí)鐘信號通路中的延遲鎖定環(huán)120、時(shí)鐘樹127和其他電路延遲產(chǎn)生。因此，例如，在接收一個(gè)READ命令之后，它可能需要針對一個(gè)讀取時(shí)鐘信號花費(fèi)五個(gè)外部系統(tǒng)時(shí)鐘周期來出現(xiàn)在用于尋址讀出數(shù)據(jù)的讀取鎖存器124。正如在整數(shù)數(shù)量外部時(shí)鐘周期、例如五個(gè)外部時(shí)鐘周期中測量的這些延遲由偏移電路145提供給遞減計(jì)數(shù)器148，并且從模式寄存器144提供的絕對讀取等待時(shí)間中減去上述延遲。從而，當(dāng)利用控制器160所期望的所述絕對讀取等待時(shí)間、例如八個(gè)外部時(shí)鐘XWCLK周期來初始設(shè)置模式寄存器144時(shí)，所述偏移電路提供一個(gè)相減值、例如五個(gè)時(shí)鐘偏移，所述相減值是基于為要讀取的特定數(shù)據(jù)在產(chǎn)生所述讀取時(shí)鐘信號中的固有延遲。對于8個(gè)時(shí)鐘周期的絕對讀取等待時(shí)間和五個(gè)時(shí)鐘周期的讀取時(shí)鐘信號延遲來說，遞減計(jì)數(shù)器電路148存儲該最終結(jié)果、例如三個(gè)時(shí)鐘周期。
當(dāng)遞減計(jì)數(shù)器148在出現(xiàn)該起始信號之后計(jì)數(shù)所述三個(gè)讀取時(shí)鐘信號時(shí)(在READ命令之后，然后已經(jīng)傳送了總共八個(gè)讀取時(shí)鐘周期)，所述第八個(gè)讀取時(shí)鐘周期將所述數(shù)據(jù)鎖存到輸出衰減器(pad)，從而對應(yīng)于八個(gè)外部系統(tǒng)時(shí)鐘周期的總共八個(gè)讀取時(shí)鐘周期已經(jīng)產(chǎn)生。計(jì)數(shù)器148啟動(dòng)數(shù)據(jù)管道104的開始，在讀出數(shù)據(jù)突發(fā)脈沖的持續(xù)時(shí)間所述數(shù)據(jù)管道保持工作。
在系統(tǒng)初始化時(shí)由圖2所示的系統(tǒng)能夠容易地確定偏移電路145所提供的偏移值。圖2與圖1相同，但是不同之處在于它還另外示出了一個(gè)定時(shí)器128、一個(gè)I/O通路模型電路158和一個(gè)用于選擇性地施加一個(gè)輸入脈沖到DLL120的開關(guān)146。在一個(gè)初始化周期中，在已鎖定DLL120之后，定時(shí)器128接收一個(gè)DLL鎖定信號并經(jīng)由開關(guān)146通過DLL120發(fā)送一個(gè)脈沖信號，并開始計(jì)數(shù)線路116上的外部時(shí)鐘信號XWCLK。當(dāng)它從I/O通路模型電路158接收到一個(gè)輸入時(shí)，定時(shí)器128停止計(jì)數(shù)該外部時(shí)鐘信號，其中當(dāng)所施加的脈沖信號出現(xiàn)在線路129上時(shí)產(chǎn)生所述輸入。I/O通路模型電路158調(diào)整到達(dá)讀取時(shí)鐘信號的定時(shí)，以考慮到所期望的PVT變化，并向定時(shí)器128提供該經(jīng)調(diào)整的讀取時(shí)鐘信號，該信號使得定時(shí)器128停止計(jì)數(shù)外部時(shí)鐘信號。在定時(shí)器中保存的所述計(jì)數(shù)值是外部時(shí)鐘信號中的偏移，該外部時(shí)鐘信號表示一旦發(fā)出一個(gè)READ命令就產(chǎn)生所述讀取時(shí)鐘信號中的延遲。該偏移值存儲在偏移電路145中，以用于通過控制器160偏移模式寄存器144中設(shè)置的絕對的讀取等待時(shí)間。
從上述可以明顯看出，通過圖1、2實(shí)施例示例的本發(fā)明保證了，即使在出現(xiàn)被通知給所述讀取時(shí)鐘信號的PVT或其他定時(shí)變化時(shí)，用于所述讀出數(shù)據(jù)的正確讀取時(shí)鐘在來自陣列170的所述讀出數(shù)據(jù)在具體的讀取等待時(shí)間出現(xiàn)在該鎖存器的同時(shí)位于鎖存器124。使用通過從屬延遲傳送的一個(gè)讀取起始信號以同步通過輸出通路從所述陣列傳送的數(shù)據(jù)和所述讀取時(shí)鐘的到達(dá)時(shí)間，其中該從屬延遲為所述起始信號施加與產(chǎn)生所述讀取時(shí)鐘中的固有延遲相同的延遲和相同的定時(shí)調(diào)整。
盡管已經(jīng)利用一個(gè)其中遞減計(jì)數(shù)器148遞減計(jì)數(shù)到一個(gè)零值然后開啟數(shù)據(jù)管道電路104的實(shí)例描述了本系統(tǒng)，但是還可以存在諸如在開始數(shù)據(jù)管道104和解碼操作READ命令中的固有延遲。因此，在這種情況下，遞減計(jì)數(shù)器148在填充數(shù)據(jù)管道104之前不需要始終遞減計(jì)數(shù)到零值，但是相反地可以遞減計(jì)數(shù)到一個(gè)考慮到這些延遲的值。例如，如果使用示例性的八個(gè)外部時(shí)鐘周期的絕對讀取等待時(shí)間，并利用產(chǎn)生所述讀取時(shí)鐘的五個(gè)時(shí)鐘周期的一個(gè)偏移，當(dāng)通過所述延遲的起始信號啟動(dòng)遞減計(jì)數(shù)器時(shí)，如果存在一個(gè)在READ命令解碼中或在輸出管道104開始中延遲的一個(gè)外部時(shí)鐘周期，該遞減計(jì)數(shù)器開始從三計(jì)數(shù)到也許是計(jì)數(shù)值1。
可替換地，在提供一個(gè)偏移值的偏移電路145中能夠考慮任何輸出通路延遲，所述偏移值考慮了所述數(shù)據(jù)通路延遲。
不論計(jì)數(shù)器148遞減計(jì)數(shù)到何值，以及該值何時(shí)到達(dá)遞減計(jì)數(shù)器148，或者與計(jì)數(shù)器148相關(guān)聯(lián)的其他電路，都將所述數(shù)據(jù)通路開啟保持讀出數(shù)據(jù)突發(fā)脈沖的持續(xù)時(shí)間，此后對于下一個(gè)讀取操作來說，利用來自模式寄存器144和偏移電路145的一個(gè)新的計(jì)數(shù)值以重置該計(jì)數(shù)器。
圖3示例了對圖1實(shí)施例的修改，其中遞減計(jì)數(shù)器148不用于開啟數(shù)據(jù)管道104，而是用于提供一個(gè)啟動(dòng)信號EN給讀取鎖存器124以同步從陣列中輸出的數(shù)據(jù)與線路129上的所述讀取時(shí)鐘。否則，圖3的實(shí)施例與圖1的實(shí)施例幾乎是相同的。在圖3的修改中，當(dāng)計(jì)數(shù)器148從其預(yù)先加載值遞減計(jì)數(shù)到一個(gè)零值，或者如果存在要容納的附加延遲而遞減計(jì)數(shù)到另一個(gè)值時(shí)，提供所述啟動(dòng)信號。因?yàn)樾枰糜谝粋€(gè)數(shù)據(jù)輸出突發(fā)脈沖，所述遞減計(jì)數(shù)器或者與其相關(guān)聯(lián)的其他邏輯還保持所述啟動(dòng)信號多個(gè)讀取時(shí)鐘周期。所以，對于下一個(gè)讀取操作，重新載入并復(fù)位計(jì)數(shù)器148。再次與圖1的實(shí)施例相類似，圖3的實(shí)施例提供了在輸出通路中所述讀出數(shù)據(jù)和讀取時(shí)鐘的同步。
圖4示例了根據(jù)在圖1-3中上述所公開的本發(fā)明實(shí)施例的一個(gè)示例性的使用DRAM存儲器設(shè)備100的處理系統(tǒng)500。圖4描述了一個(gè)示例性的個(gè)人計(jì)算機(jī)或工作站體系結(jié)構(gòu)。處理系統(tǒng)500包括與一條本地總線504相耦合的一個(gè)或多個(gè)處理器501。一個(gè)存儲器控制器160和一個(gè)主總線橋503也與本地總線504相耦合。處理系統(tǒng)500可以包括多個(gè)存儲器控制器160和/或多個(gè)主總線橋503。存儲器控制器160和主總線橋503可以集成為一個(gè)單獨(dú)的設(shè)備506。
存儲器控制器160還耦合到一條或多條存儲器總線507。每條存儲器總線接受包括至少一個(gè)存儲器設(shè)備100的存儲器組件508。存儲器組件508可以是存儲器卡或一個(gè)存儲器模塊。存儲器模塊的實(shí)例包括有單列直插式存儲器模塊(SIMM)和雙列直插式存儲器模塊(DIMM)。存儲器組件508可以包括一個(gè)或多個(gè)附加設(shè)備509。例如，在一個(gè)SIMM或DIMM中，附加設(shè)備509可能是一個(gè)配置存儲器，例如串行存在檢測(SPD)存儲器。存儲器控制器502還可以耦合到一個(gè)高速緩存存儲器505。高速緩存存儲器505可以是處理系統(tǒng)中的唯一高速緩存存儲器。可替換地，其他設(shè)備、例如處理器501還可以包括有多個(gè)高速緩存存儲器，這些存儲器可以形成一個(gè)具有高速緩存存儲器505的高速緩存存儲器架構(gòu)。如果處理系統(tǒng)500包括總線主機(jī)或支持直接存儲器存取(DMA)的外設(shè)或控制器，那么存儲器控制器160可以實(shí)現(xiàn)一種高速緩存相干協(xié)議。如果存儲器控制器160也耦合到多條存儲器總線516，每條存儲器總線516可并行操作，或者可以將不同的地址范圍映射到不同的存儲器總線507。
主總線橋503與至少一個(gè)外設(shè)總線510相耦合。各種設(shè)備、諸如外設(shè)或其他附加總線橋可以耦合到外設(shè)總線510。這些設(shè)備可包括一個(gè)存儲控制器511、一個(gè)各種的I/O設(shè)備514、一個(gè)次總線橋515、多媒體處理器518、和一個(gè)傳統(tǒng)的設(shè)備接口520。主總線橋503還可以與一個(gè)或多個(gè)專用高速端口522相耦合。在一個(gè)個(gè)人計(jì)算機(jī)中，例如專用端口可以是加速圖像端口(AGP)，該端口用于將一個(gè)高性能的視頻卡耦合到處理系統(tǒng)500。
存儲控制器511經(jīng)由一條存儲總線512將一個(gè)或多個(gè)存儲設(shè)備513耦合至外設(shè)總線510。例如，存儲控制器511可以是一個(gè)SCSI控制器以及存儲設(shè)備513可以是SCSI磁盤。I/O設(shè)備514可以任何類型的外設(shè)。例如，I/O設(shè)備514可以是一個(gè)局域網(wǎng)接口、諸如以太網(wǎng)接口。可以使用所述次總線橋來經(jīng)由另一條總線對接附加設(shè)備到所述處理系統(tǒng)。例如，所述次總線橋可以是一個(gè)用于耦合USB設(shè)備517到處理系統(tǒng)500的通用串行端口(USB)控制器。多媒體處理器518可以是一個(gè)音頻卡、視頻采集卡、或任何其他類型的媒體接口，其中所述媒體接口也可以耦合到一個(gè)附加的設(shè)備、諸如揚(yáng)聲器519。傳統(tǒng)的設(shè)備接口520用于耦合傳統(tǒng)的設(shè)備、例如較舊型的鍵盤和鼠標(biāo)至處理系統(tǒng)500。
圖4中示例的處理系統(tǒng)500只是本發(fā)明可使用的一個(gè)示例性的處理系統(tǒng)。盡管圖4示例一個(gè)特別適于通用計(jì)算機(jī)、諸如個(gè)人計(jì)算機(jī)或工作站的處理體系結(jié)構(gòu)，但是應(yīng)該認(rèn)識到，能夠?qū)Ρ景l(fā)明進(jìn)行眾所周知的修改以配置處理系統(tǒng)500，使其變得更加適于在各種應(yīng)用中使用。例如，使用一個(gè)比較簡單的體系結(jié)構(gòu)可以實(shí)現(xiàn)需要處理的許多電子設(shè)備，這種簡單的結(jié)構(gòu)依賴于一個(gè)耦合到存儲器組件508和/或存儲器緩沖設(shè)備504的CPU501。這些電子設(shè)備可以包括，但并不局限于音頻/視頻處理器和記錄設(shè)備、游戲控制臺、數(shù)字電視機(jī)、有線或無線電話機(jī)、導(dǎo)航設(shè)備(包括基于全球定位系統(tǒng)(GPS)和/或慣性導(dǎo)航的系統(tǒng))、以及數(shù)碼相機(jī)和/或錄像機(jī)。所述修改可以包括，例如，刪除不必要的組件，添加專用設(shè)備或電路，和/或集成多個(gè)設(shè)備。
盡管已經(jīng)參考具體的示例性實(shí)施例描述和說明了本發(fā)明，但是應(yīng)該明白，能夠?qū)Ρ景l(fā)明進(jìn)行許多修改和替換而不偏離本發(fā)明的原理和范圍。因此，認(rèn)為本發(fā)明并不局限于上述內(nèi)容，而是只由所附的權(quán)利要求的范圍來限定的。
權(quán)利要求
1.一種操作存儲器設(shè)備的方法，所述方法包括使用第一信號處理通路從外部時(shí)鐘信號產(chǎn)生內(nèi)部讀取時(shí)鐘信號，所述第一信號處理通路引起了所述產(chǎn)生的讀取時(shí)鐘信號的定時(shí)中的變化；響應(yīng)于接收到的讀取命令而產(chǎn)生讀取起始信號；通過第二信號處理通路傳遞所述讀取起始信號并且產(chǎn)生延遲的起始信號，其中該第二信號處理通路復(fù)制由所述第一信號處理通路引起的所述產(chǎn)生的讀取時(shí)鐘信號的定時(shí)中的變化；以及使用所述延遲的起始信號來同步通過所述讀取時(shí)鐘在讀取鎖存器中的讀出數(shù)據(jù)輸出。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述延遲的起始信號將通過所述讀取時(shí)鐘在所述讀取鎖存器的讀出數(shù)據(jù)輸出與預(yù)定讀取等待時(shí)間同步。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述預(yù)定的讀取等待時(shí)間是在存儲器控制器發(fā)出讀取命令之后的預(yù)定數(shù)目的外部時(shí)鐘周期。
4.根據(jù)權(quán)利要求3所述的方法，還包括使用所述延遲的起始信號來啟動(dòng)讀取時(shí)鐘周期到一個(gè)預(yù)定值的計(jì)數(shù)；和當(dāng)?shù)竭_(dá)所述預(yù)定值時(shí)，使得來自一個(gè)存儲器陣列的讀出數(shù)據(jù)通過一個(gè)數(shù)據(jù)電路傳遞到所述讀取鎖存器。
5.根據(jù)權(quán)利要求3所述的方法，還包括使用所述延遲的起始信號來啟動(dòng)讀取時(shí)鐘周期到一個(gè)預(yù)定值的計(jì)數(shù)；和當(dāng)?shù)竭_(dá)所述預(yù)定值時(shí)，將會使所述讀取鎖存器啟動(dòng)。
6.根據(jù)權(quán)利要求4所述的方法，還包括設(shè)置計(jì)數(shù)器中的初始值；利用所述延遲的起始信號啟動(dòng)所述計(jì)數(shù)器，以便從所述初始值到所述預(yù)定值對讀取時(shí)鐘周期計(jì)數(shù)。
7.根據(jù)權(quán)利要求5所述的方法，還包括設(shè)置計(jì)數(shù)器中的初始值；利用所述延遲的起始信號啟動(dòng)所述計(jì)數(shù)器，以便從所述初始值到所述預(yù)定值對讀取時(shí)鐘周期計(jì)數(shù)。
8.根據(jù)權(quán)利要求6所述的方法，其中，從表示所述預(yù)定讀取等待時(shí)間的第一數(shù)據(jù)和表示以下時(shí)間的第二數(shù)據(jù)中確定所述初始值，其中所述時(shí)間是在所述存儲器控制器發(fā)出讀取命令之后，讀取時(shí)鐘從所述第一信號處理通路退出所花費(fèi)的時(shí)間。
9.根據(jù)權(quán)利要求7所述的方法，其中，從表示所述預(yù)定讀取等待時(shí)間的第一數(shù)據(jù)和表示以下時(shí)間的第二數(shù)據(jù)中確定所述初始值，其中所述時(shí)間是在所述存儲器控制器發(fā)出讀取命令之后，讀取時(shí)鐘從所述第一信號處理通路退出所花費(fèi)的時(shí)間。
10.根據(jù)權(quán)利要求8所述的方法，其中，所述第一和第二數(shù)據(jù)存儲在所述存儲器設(shè)備中。
11.根據(jù)權(quán)利要求9所述的方法，其中，所述第一和第二數(shù)據(jù)存儲在所述存儲器設(shè)備中。
12.根據(jù)權(quán)利要求10所述的方法，其中，所述第一數(shù)據(jù)存儲在所述存儲器設(shè)備的模式寄存器中。
13.根據(jù)權(quán)利要求11所述的方法，其中，所述第一數(shù)據(jù)存儲在所述存儲器設(shè)備的模式寄存器中。
14.根據(jù)權(quán)利要求12所述的方法，其中，所述第二數(shù)據(jù)存儲在所述存儲器設(shè)備的偏移電路中。
15.根據(jù)權(quán)利要求13所述的方法，其中，所述第二數(shù)據(jù)存儲在所述存儲器設(shè)備的偏移電路中。
16.根據(jù)權(quán)利要求12所述的方法，其中，通過所述存儲器控制器將所述第一數(shù)據(jù)提供給所述模式寄存器。
17.根據(jù)權(quán)利要求13所述的方法，其中，通過所述存儲器控制器將所述第一數(shù)據(jù)提供給所述模式寄存器。
18.根據(jù)權(quán)利要求14所述的方法，還包括在發(fā)出讀取命令之后確定讀取時(shí)鐘信號通過所述第一處理通路所花費(fèi)的時(shí)間，以及在所述偏移電路中存儲所述確定的時(shí)間作為所述外部時(shí)鐘的時(shí)鐘周期。
19.根據(jù)權(quán)利要求15所述的方法，還包括在發(fā)出讀取命令之后確定讀取時(shí)鐘信號通過所述第一處理通路所花費(fèi)的時(shí)間，以及在所述偏移電路中存儲所述確定的時(shí)間作為所述外部時(shí)鐘的時(shí)鐘周期。
20.根據(jù)權(quán)利要求1所述的方法，還包括使所述第二信號處理通路從屬于所述第一信號處理通路以產(chǎn)生所述復(fù)制。
21.根據(jù)權(quán)利要求20所述的方法，其中，所述第一信號處理通路包括一個(gè)第一延遲鎖定環(huán)，以及所述第二信號處理通路包括一個(gè)從屬于所述第一延遲鎖定環(huán)的延遲電路。
22.根據(jù)權(quán)利要求1所述的方法，其中，所述定時(shí)變化是生產(chǎn)過程、電壓和溫度導(dǎo)致的定時(shí)變化中的至少一個(gè)。
23.一種操作存儲器設(shè)備的方法，包括使用外部時(shí)鐘信號作為第一延遲鎖定環(huán)的輸入以產(chǎn)生讀取時(shí)鐘信號；將響應(yīng)于接收一個(gè)讀取命令而產(chǎn)生的信號通過一個(gè)從屬于所述第一延遲鎖定環(huán)的延遲電路傳遞以產(chǎn)生延遲的信號；以及使用所述延遲的信號和讀取時(shí)鐘信號以從所述存儲器設(shè)備的一個(gè)存儲器陣列中輸出讀出數(shù)據(jù)。
24.根據(jù)權(quán)利要求23所述的方法，其中所述的使用動(dòng)作包括使用所述延遲的信號以啟動(dòng)對讀取時(shí)鐘周期到預(yù)定計(jì)數(shù)值的計(jì)數(shù)；當(dāng)所述計(jì)數(shù)器到達(dá)所述的預(yù)定值時(shí)，啟動(dòng)一個(gè)向輸出鎖存器提供陣列數(shù)據(jù)的數(shù)據(jù)電路；以及利用所述讀取時(shí)鐘信號鎖存所述提供的數(shù)據(jù)。
25.根據(jù)權(quán)利要求23所述的方法，其中所述的使用動(dòng)作包括使用所述延遲的信號以啟動(dòng)對讀取時(shí)鐘周期到一個(gè)預(yù)定計(jì)數(shù)值的計(jì)數(shù)；當(dāng)所述計(jì)數(shù)器到達(dá)所述的預(yù)定值時(shí)，啟動(dòng)一個(gè)輸出鎖存器；以及利用所述讀取時(shí)鐘信號鎖存所述提供的數(shù)據(jù)。
26.根據(jù)權(quán)利要求24所述的方法，其中所述計(jì)數(shù)為所述輸出鎖存器以預(yù)定的讀取等待時(shí)間向一條輸出總線提供讀出數(shù)據(jù)。
27.根據(jù)權(quán)利要求25所述的方法，其中所述計(jì)數(shù)為所述輸出鎖存器以預(yù)定的讀取等待時(shí)間向一條輸出總線提供讀出數(shù)據(jù)。
28.根據(jù)權(quán)利要求26所述的方法，其中到所述預(yù)定值的所述計(jì)數(shù)從一個(gè)預(yù)先設(shè)置的值開始，其中至少部分地根據(jù)所述預(yù)定的讀取等待時(shí)間來確定該預(yù)先設(shè)置的值。
29.根據(jù)權(quán)利要求27所述的方法，其中到所述預(yù)定值的所述計(jì)數(shù)從一個(gè)預(yù)先設(shè)置的值開始，其中至少部分地根據(jù)所述預(yù)定的讀取等待時(shí)間來確定該預(yù)先設(shè)置的值。
30.根據(jù)權(quán)利要求28所述的方法，其中所述預(yù)先設(shè)置的值是基于偏移了至少以下時(shí)間的所述預(yù)定的讀取等待時(shí)間，其中該時(shí)間是對于一個(gè)讀取時(shí)鐘信號在一個(gè)讀取命令之后通過一個(gè)信號處理通路傳播所花費(fèi)的時(shí)間，所述信號處理通路包括所述延遲鎖定環(huán)。
31.根據(jù)權(quán)利要求29所述的方法，其中所述預(yù)先設(shè)置的值是基于偏移了至少以下時(shí)間的所述預(yù)定的讀取等待時(shí)間，其中該時(shí)間是對于一個(gè)讀取時(shí)鐘信號在一個(gè)讀取命令之后通過一個(gè)信號處理通路傳播所花費(fèi)的時(shí)間，所述信號處理通路包括所述延遲鎖定環(huán)。
32.根據(jù)權(quán)利要求30所述的方法，其中所述預(yù)定的讀取等待時(shí)間進(jìn)一步偏移了在所述存儲器設(shè)備工作時(shí)固有的附加的延遲。
33.根據(jù)權(quán)利要求31所述的方法，其中所述預(yù)定的讀取等待時(shí)間進(jìn)一步偏移了在所述存儲器設(shè)備工作時(shí)固有的附加的延遲。
34.根據(jù)權(quán)利要求32所述的方法，其中至少部分通過解碼一個(gè)發(fā)送命令產(chǎn)生所述的附加延遲。
35.根據(jù)權(quán)利要求33所述的方法，其中至少部分通過解碼一個(gè)發(fā)送命令產(chǎn)生所述的附加延遲。
36.根據(jù)權(quán)利要求32所述的方法，其中至少部分通過啟動(dòng)一條數(shù)據(jù)通路產(chǎn)生所述的附加延遲。
37.根據(jù)權(quán)利要求33所述的方法，其中至少部分通過啟動(dòng)一條數(shù)據(jù)通路產(chǎn)生所述的附加延遲。
38.根據(jù)權(quán)利要求23所述的方法，其中所述延遲鎖定環(huán)和延遲電路經(jīng)受相同的所產(chǎn)生的信號定時(shí)變化。
39.根據(jù)權(quán)利要求38所述的方法，其中通過以下至少其中之一即生產(chǎn)過程、電壓和溫度變化導(dǎo)致所述信號定時(shí)變化
40.一種存儲器設(shè)備，其包括一個(gè)第一信號處理通路，用于從外部時(shí)鐘信號中產(chǎn)生內(nèi)部讀取時(shí)鐘信號，所述第一信號處理通路通知在所述讀取時(shí)鐘信號上的定時(shí)變化；一個(gè)第二信號處理通路，用于從一個(gè)接收到的讀取命令產(chǎn)生延遲的起始信號，所述第二信號處理通路向所述延遲的起始信號通知所述定時(shí)變化；以及一個(gè)數(shù)據(jù)流控制電路，用于響應(yīng)于所述延遲的起始信號和讀取時(shí)鐘信號來輸出讀出數(shù)據(jù)。
41.根據(jù)權(quán)利要求40所述的存儲器設(shè)備，其中所述數(shù)據(jù)流控制電路包括一個(gè)讀取鎖存器；一個(gè)用于從一個(gè)存儲器陣列向所述讀取鎖存器提供讀出數(shù)據(jù)的電路；和一個(gè)電路，用于在產(chǎn)生所述延遲的起始信號之后，將通過所述鎖存器的讀出數(shù)據(jù)輸出與所述讀取時(shí)鐘同步預(yù)定數(shù)量的讀取時(shí)鐘周期。
42.根據(jù)權(quán)利要求41所述的存儲器設(shè)備，其中所述啟動(dòng)電路包括一個(gè)計(jì)數(shù)器，用于計(jì)數(shù)預(yù)定數(shù)量的讀取時(shí)鐘周期，其中所述計(jì)數(shù)器由所述延遲的起始信號啟動(dòng)；當(dāng)計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期時(shí)，啟動(dòng)所述電源電路。
43.根據(jù)權(quán)利要求41所述的存儲器設(shè)備，其中所述啟動(dòng)電路包括一個(gè)計(jì)數(shù)器，用于計(jì)數(shù)預(yù)定數(shù)量的讀取時(shí)鐘周期，其中所述計(jì)數(shù)器由所述延遲的起始信號啟動(dòng)；當(dāng)計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期時(shí)，啟動(dòng)所述讀取鎖存器。
44.根據(jù)權(quán)利要求42所述的存儲器設(shè)備，其中所述預(yù)定數(shù)量的讀取時(shí)鐘周期對應(yīng)于以預(yù)定的讀取等待時(shí)間向所述存儲器設(shè)備的輸出衰減器提供讀出數(shù)據(jù)所需的時(shí)間。
45.根據(jù)權(quán)利要求43所述的存儲器設(shè)備，其中所述預(yù)定數(shù)量的讀取時(shí)鐘周期對應(yīng)于以預(yù)定的讀取等待時(shí)間向所述存儲器設(shè)備的輸出衰減器提供讀出數(shù)據(jù)所需的時(shí)間。
46.根據(jù)權(quán)利要求42所述的存儲器設(shè)備，還包括用于為所述計(jì)數(shù)器預(yù)先載入一個(gè)具體的計(jì)數(shù)值的電路，所述計(jì)數(shù)器從所述具體的計(jì)數(shù)值起計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期。
47.根據(jù)權(quán)利要求43所述的存儲器設(shè)備，還包括用于為所述計(jì)數(shù)器預(yù)先載入一個(gè)具體計(jì)數(shù)值的電路，所述計(jì)數(shù)器從所述具體的計(jì)數(shù)值起計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期。
48.根據(jù)權(quán)利要求46所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值與針對所述存儲器設(shè)備產(chǎn)生一個(gè)具體的讀取等待時(shí)間所需的讀取時(shí)鐘周期的數(shù)量有關(guān)。
49.根據(jù)權(quán)利要求47所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值與針對所述存儲器設(shè)備產(chǎn)生一個(gè)具體的讀取等待時(shí)間的讀取時(shí)鐘周期的數(shù)量有關(guān)。
50.根據(jù)權(quán)利要求48所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值是基于偏移了所述時(shí)間的所述具體的讀取等待時(shí)間，其中該時(shí)間是在所述存儲器控制器發(fā)出一個(gè)存儲器讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間。
51.根據(jù)權(quán)利要求49所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值是基于偏移了所述時(shí)間的所述具體的讀取等待時(shí)間，其中該時(shí)間是在所述存儲器控制器發(fā)出一個(gè)存儲器讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間。
52.根據(jù)權(quán)利要求50所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值是基于如進(jìn)一步偏移了所述存儲器設(shè)備內(nèi)的附加延遲的所述具體的讀取等待時(shí)間。
53.根據(jù)權(quán)利要求51所述的存儲器設(shè)備，其中所述具體的計(jì)數(shù)值是基于如進(jìn)一步偏移了所述存儲器設(shè)備內(nèi)的附加延遲的所述具體的讀取等待時(shí)間。
54.根據(jù)權(quán)利要求52所述的存儲器設(shè)備，其中所述附加的延遲至少部分由解碼一個(gè)讀取命令而產(chǎn)生。
55.根據(jù)權(quán)利要求53所述的存儲器設(shè)備，其中所述附加的延遲至少部分由解碼一個(gè)讀取命令而產(chǎn)生。
56.根據(jù)權(quán)利要求52所述的存儲器設(shè)備，其中所述附加的延遲至少部分由用于向所述輸出鎖存器提供讀出數(shù)據(jù)的所述電路的啟動(dòng)時(shí)間而產(chǎn)生。
57.根據(jù)權(quán)利要求53所述的存儲器設(shè)備，其中所述附加的延遲至少部分由用于向所述輸出鎖存器提供讀出數(shù)據(jù)的所述電路的啟動(dòng)時(shí)間而產(chǎn)生。
58.根據(jù)權(quán)利要求48所述的存儲器設(shè)備，其中所述預(yù)先載入電路包括一個(gè)模式寄存器，用于向所述計(jì)數(shù)器提供一個(gè)與具體讀取等待時(shí)間有關(guān)的第一計(jì)數(shù)值。
59.根據(jù)權(quán)利要求49所述的存儲器設(shè)備，其中所述預(yù)先載入電路包括一個(gè)模式寄存器，用于向所述計(jì)數(shù)器提供一個(gè)與具體讀取等待時(shí)間有關(guān)的第一計(jì)數(shù)值。
60.根據(jù)權(quán)利要求58所述的存儲器設(shè)備，其中所述第一計(jì)數(shù)值是具體的讀取等待時(shí)間，并且所述預(yù)先載入電路還包括一個(gè)偏移電路，用于向所述計(jì)數(shù)器提供了一個(gè)與所述時(shí)間有關(guān)的第二計(jì)數(shù)值，該時(shí)間是在發(fā)出一個(gè)讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間，所述計(jì)數(shù)器被預(yù)先載入位于所述第一和第二計(jì)數(shù)值之間的差值。
61.根據(jù)權(quán)利要求59所述的存儲器設(shè)備，其中所述第一計(jì)數(shù)值是具體的讀取等待時(shí)間，并且所述預(yù)先載入電路還包括一個(gè)偏移電路，用于向所述計(jì)數(shù)器提供與所述時(shí)間有關(guān)的第二計(jì)數(shù)值，該時(shí)間是在發(fā)出一個(gè)讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間，所述計(jì)數(shù)器被預(yù)先載入位于所述第一和第二計(jì)數(shù)值之間的差值。
62.根據(jù)權(quán)利要求60所述的存儲器設(shè)備，其中所述計(jì)數(shù)器被預(yù)先載入如進(jìn)一步偏移了一個(gè)與所述時(shí)間相關(guān)的計(jì)數(shù)值的所述差值，該時(shí)間是讀出數(shù)據(jù)通過所述電源電路和讀取鎖存器傳遞到所述存儲器設(shè)備的衰減器所花費(fèi)的時(shí)間。
63.根據(jù)權(quán)利要求61所述的存儲器設(shè)備，其中所述計(jì)數(shù)器被預(yù)先載入進(jìn)一步偏移了一個(gè)與所述時(shí)間相關(guān)的計(jì)數(shù)值的所述差值，該時(shí)間是讀出數(shù)據(jù)通過所述電源電路和讀取鎖存器傳遞到所述存儲器設(shè)備的衰減器所花費(fèi)的時(shí)間。
64.根據(jù)權(quán)利要求40所述的存儲器設(shè)備，其中所述第一處理通路包括一個(gè)延遲鎖定環(huán)。
65.根據(jù)權(quán)利要求64所述的存儲器設(shè)備，其中所述第二處理通路包括一個(gè)從屬于所述延遲鎖定環(huán)的延遲電路。
66.一種存儲器設(shè)備，其包括一個(gè)延遲鎖定環(huán)，用于處理來自外部時(shí)鐘信號的讀取時(shí)鐘信號；一個(gè)與所述延遲鎖定環(huán)同步的延遲電路，用于從一個(gè)響應(yīng)于接收到一個(gè)讀取命令而生成的起始信號產(chǎn)生延遲的起始信號；一個(gè)讀出數(shù)據(jù)鎖存器；一個(gè)數(shù)據(jù)傳遞電路，用于將數(shù)據(jù)從一個(gè)存儲器陣列傳遞給所述讀出數(shù)據(jù)鎖存器；和一個(gè)響應(yīng)于所述延遲起始信號的啟動(dòng)電路，用于在計(jì)數(shù)預(yù)定數(shù)量的所述讀取時(shí)鐘信號的周期之后，使得能夠通過所述讀取時(shí)鐘信號讀出來自所述數(shù)據(jù)傳遞電路的數(shù)據(jù)。
67.根據(jù)權(quán)利要求66所述的存儲器設(shè)備，其中所述延遲電路從屬于所述延遲鎖定環(huán)。
68.根據(jù)權(quán)利要求66所述的存儲器設(shè)備，其中所述數(shù)據(jù)傳遞電路是一個(gè)數(shù)據(jù)管道電路。
69.根據(jù)權(quán)利要求68所述的存儲器設(shè)備，其中所述數(shù)據(jù)管道電路包括一個(gè)并串轉(zhuǎn)換器。
70.根據(jù)權(quán)利要求66所述的存儲器設(shè)備，其中所述啟動(dòng)電路同步在所述讀取鎖存器處的讀出數(shù)據(jù)的讀出與所述讀取時(shí)鐘信號的定時(shí)。
71.根據(jù)權(quán)利要求70所述的存儲器設(shè)備，其中所述啟動(dòng)電路和讀取時(shí)鐘信號為所述存儲器設(shè)備輸出端的數(shù)據(jù)提供有一個(gè)具體的讀取等待時(shí)間。
72.根據(jù)權(quán)利要求66所述的存儲器設(shè)備，其中所述啟動(dòng)電路包括一個(gè)預(yù)先載入第一值的計(jì)數(shù)器，用于從所述第一值開始到第二值來計(jì)數(shù)讀取時(shí)鐘信號周期，并且當(dāng)?shù)竭_(dá)所述第二值時(shí)，用于通過所述讀取時(shí)鐘信號啟動(dòng)所述數(shù)據(jù)的讀出。
73.根據(jù)權(quán)利要求72所述的存儲器設(shè)備，其中所述計(jì)數(shù)器是一個(gè)遞減計(jì)數(shù)器。
74.一種處理器系統(tǒng)，其包括一個(gè)處理器；和一個(gè)用于與所述處理器交換數(shù)據(jù)的存儲器設(shè)備，所述存儲器設(shè)備包括一個(gè)第一信號處理通路，用于從外部時(shí)鐘信號中產(chǎn)生內(nèi)部讀取時(shí)鐘信號，所述第一信號處理通路通知在所述讀取時(shí)鐘信號上的定時(shí)變化；一個(gè)第二信號處理通路，用于從一個(gè)接收到的讀取命令產(chǎn)生延遲的起始信號，所述第二信號處理通路向所述延遲的起始信號通知所述定時(shí)變化；以及一個(gè)數(shù)據(jù)流控制電路，用于響應(yīng)于所述延遲的起始信號和讀取時(shí)鐘信號來輸出讀出數(shù)據(jù)。
75.根據(jù)權(quán)利要求74所述的處理器系統(tǒng)，其中所述數(shù)據(jù)流控制電路包括一個(gè)讀取鎖存器；一個(gè)用于從一個(gè)存儲器陣列向所述讀取鎖存器提供讀出數(shù)據(jù)的電路；和一個(gè)電路，用于在產(chǎn)生所述延遲的起始信號之后，將通過所述鎖存器的讀出數(shù)據(jù)輸出同步預(yù)定數(shù)量的讀取時(shí)鐘周期。
76.根據(jù)權(quán)利要求75所述的處理器系統(tǒng)，其中所述啟動(dòng)電路包括一個(gè)計(jì)數(shù)器，用于計(jì)數(shù)預(yù)定數(shù)量的讀取時(shí)鐘周期，其中所述計(jì)數(shù)器由所述延遲的起始信號啟動(dòng)；當(dāng)計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期時(shí)，啟動(dòng)所述電源電路。
77.根據(jù)權(quán)利要求75所述的處理器系統(tǒng)，其中所述啟動(dòng)電路包括一個(gè)計(jì)數(shù)器，用于計(jì)數(shù)預(yù)定數(shù)量的讀取時(shí)鐘周期，其中所述計(jì)數(shù)器由所述延遲的起始信號啟動(dòng)；當(dāng)計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期時(shí)，啟動(dòng)所述讀取鎖存器。
78.根據(jù)權(quán)利要求76所述的處理器系統(tǒng)，其中所述預(yù)定數(shù)量的讀取時(shí)鐘周期對應(yīng)于以預(yù)定的讀取等待時(shí)間向所述存儲器設(shè)備的輸出衰減器提供讀出數(shù)據(jù)所需的時(shí)間。
79.根據(jù)權(quán)利要求77所述的處理器系統(tǒng)，其中所述預(yù)定數(shù)量的讀取時(shí)鐘周期對應(yīng)于以預(yù)定的讀取等待時(shí)間向所述存儲器設(shè)備的輸出衰減器提供讀出數(shù)據(jù)所需的時(shí)間。
80.根據(jù)權(quán)利要求76所述的處理器系統(tǒng)，還包括用于為所述計(jì)數(shù)器預(yù)先載入一個(gè)具體的計(jì)數(shù)值的電路，所述計(jì)數(shù)器從所述具體的計(jì)數(shù)值起計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期。
81.根據(jù)權(quán)利要求77所述的處理器系統(tǒng)，還包括用于為所述計(jì)數(shù)器預(yù)先載入一個(gè)具體計(jì)數(shù)值的電路，所述計(jì)數(shù)器從所述具體的計(jì)數(shù)值起計(jì)數(shù)所述預(yù)定數(shù)量的讀取時(shí)鐘周期。
82.根據(jù)權(quán)利要求80所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值與針對所述存儲器設(shè)備產(chǎn)生一個(gè)具體的讀取等待時(shí)間所需的讀取時(shí)鐘周期的數(shù)量有關(guān)。
83.根據(jù)權(quán)利要求81所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值與針對所述存儲器設(shè)備產(chǎn)生一個(gè)具體的讀取等待時(shí)間所需的讀取時(shí)鐘周期的數(shù)量有關(guān)。
84.根據(jù)權(quán)利要求82所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值是基于偏移了所述時(shí)間的所述具體的讀取等待時(shí)間，其中該時(shí)間是在一個(gè)存儲器控制器發(fā)出一個(gè)存儲器讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間。
85.根據(jù)權(quán)利要求83所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值是基于偏移了所述時(shí)間的所述具體的讀取等待時(shí)間，其中該時(shí)間是在一個(gè)存儲器控制器發(fā)出一個(gè)存儲器讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間。
86.根據(jù)權(quán)利要求84所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值是基于如進(jìn)一步偏移了一個(gè)附加量的所述具體的讀取等待時(shí)間，該附加量表示用于提供讀出數(shù)據(jù)的所述電路的一個(gè)啟動(dòng)延遲。
87.根據(jù)權(quán)利要求85所述的處理器系統(tǒng)，其中所述具體的計(jì)數(shù)值是基于如進(jìn)一步偏移了一個(gè)附加量的所述具體的讀取等待時(shí)間，該附加量表示用于提供讀出數(shù)據(jù)的所述電路的一個(gè)啟動(dòng)延遲。
88.根據(jù)權(quán)利要求84所述的處理器系統(tǒng)，其中所述具體計(jì)數(shù)值是基于如進(jìn)一步偏移了解碼一個(gè)讀取命令中的一個(gè)延遲的所述具體的讀取等待時(shí)間。
89.根據(jù)權(quán)利要求85所述的處理器系統(tǒng)，其中所述具體計(jì)數(shù)值是基于如進(jìn)一步偏移了解碼一個(gè)讀取命令中的一個(gè)延遲的所述具體的讀取等待時(shí)間。
90.根據(jù)權(quán)利要求80所述的處理器系統(tǒng)，其中所述預(yù)先載入電路包括一個(gè)模式寄存器，用于向所述計(jì)數(shù)器提供一個(gè)與具體讀取等待時(shí)間有關(guān)的第一計(jì)數(shù)值。
91.根據(jù)權(quán)利要求81所述的處理器系統(tǒng)，其中所述預(yù)先載入電路包括一個(gè)模式寄存器，用于向所述計(jì)數(shù)器提供一個(gè)與具體讀取等待時(shí)間有關(guān)的第一計(jì)數(shù)值。
92.根據(jù)權(quán)利要求90所述的處理器系統(tǒng)，其中所述第一計(jì)數(shù)值是具體的讀取等待時(shí)間，并且所述預(yù)先載入電路還包括一個(gè)偏移電路，用于向所述計(jì)數(shù)器提供與所述時(shí)間有關(guān)的第二計(jì)數(shù)值，該時(shí)間是在發(fā)出一個(gè)讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間，所述計(jì)數(shù)器被預(yù)先載入位于所述第一和第二計(jì)數(shù)值之間的差值。
93.根據(jù)權(quán)利要求91所述的處理器系統(tǒng)，其中所述第一計(jì)數(shù)值是具體的讀取等待時(shí)間，并且所述預(yù)先載入電路還包括一個(gè)偏移電路，用于向所述計(jì)數(shù)器提供與所述時(shí)間有關(guān)的第二計(jì)數(shù)值，該時(shí)間是在發(fā)出一個(gè)讀取命令之后，對于一個(gè)讀取時(shí)鐘從所述第一信號處理通路退出所需的時(shí)間，所述計(jì)數(shù)器被預(yù)先載入位于所述第一和第二計(jì)數(shù)值之間的差值。
94.根據(jù)權(quán)利要求92所述的處理器系統(tǒng)，其中所述計(jì)數(shù)器被預(yù)先載入如進(jìn)一步偏移了一個(gè)與所述時(shí)間相關(guān)的計(jì)數(shù)值的所述差值，該時(shí)間是讀出數(shù)據(jù)通過所述電源電路和讀取鎖存器傳遞到所述存儲器設(shè)備的衰減器所花費(fèi)的時(shí)間。
95.根據(jù)權(quán)利要求93所述的處理器系統(tǒng)，其中所述計(jì)數(shù)器被預(yù)先載入如進(jìn)一步偏移了一個(gè)與所述時(shí)間相關(guān)的計(jì)數(shù)值的所述差值，該時(shí)間是讀出數(shù)據(jù)通過所述電源電路和讀取鎖存器傳遞到所述存儲器設(shè)備的衰減器所花費(fèi)的時(shí)間。
96.根據(jù)權(quán)利要求74所述的處理器系統(tǒng)，其中所述第一處理通路包括一個(gè)延遲鎖定環(huán)。
97.根據(jù)權(quán)利要求94所述的處理器系統(tǒng)，其中所述第二處理通路包括一個(gè)從屬于所述延遲鎖定環(huán)的延遲電路。
98.一種處理器系統(tǒng)，其包括一個(gè)處理器；和一個(gè)用于與所述處理器交換數(shù)據(jù)的存儲器設(shè)備，所述存儲器設(shè)備包括一個(gè)延遲鎖定環(huán)，用于處理來自外部時(shí)鐘信號的讀取時(shí)鐘信號；一個(gè)與所述延遲鎖定環(huán)同步的延遲電路，用于從一個(gè)響應(yīng)于接收到一個(gè)讀取命令而生成的起始信號中產(chǎn)生延遲的起始信號；一個(gè)讀出數(shù)據(jù)鎖存器；一個(gè)數(shù)據(jù)傳遞電路，用于將數(shù)據(jù)從一個(gè)存儲器陣列傳遞給所述讀出數(shù)據(jù)鎖存器；和一個(gè)響應(yīng)于所述延遲的起始信號的啟動(dòng)電路，用于在計(jì)數(shù)預(yù)定數(shù)量的所述讀取時(shí)鐘信號的周期之后，使得能夠通過所述讀取時(shí)鐘信號讀出來自所述數(shù)據(jù)傳遞電路的數(shù)據(jù)。
99.根據(jù)權(quán)利要求98所述的處理器系統(tǒng)，其中所述延遲電路從屬于所述延遲鎖定環(huán)。
100.根據(jù)權(quán)利要求98所述的處理器系統(tǒng)，其中所述數(shù)據(jù)傳遞電路是一個(gè)數(shù)據(jù)管道電路。
101.根據(jù)權(quán)利要求100所述的處理器系統(tǒng)，其中所述數(shù)據(jù)管道電路包括一個(gè)并串轉(zhuǎn)換器。
102.根據(jù)權(quán)利要求98所述的處理器系統(tǒng)，其中所述啟動(dòng)電路同步施加讀出數(shù)據(jù)給所述讀取鎖存器與所述讀取時(shí)鐘信號的定時(shí)。
103.根據(jù)權(quán)利要求102所述的處理器系統(tǒng)，其中所述啟動(dòng)電路和讀取時(shí)鐘信號為所述存儲器設(shè)備輸出端的數(shù)據(jù)提供有一個(gè)具體的讀取等待時(shí)間。
104.根據(jù)權(quán)利要求98所述的處理器系統(tǒng)，其中所述啟動(dòng)電路包括一個(gè)預(yù)先載入第一值的計(jì)數(shù)器，用于從所述第一值開始到第二值來計(jì)數(shù)讀取時(shí)鐘信號周期，并且當(dāng)?shù)竭_(dá)所述第二值時(shí)，用于利用所述讀取時(shí)鐘信號啟動(dòng)所述讀出數(shù)據(jù)的讀出。
105.根據(jù)權(quán)利要求104所述的處理器系統(tǒng)，其中所述計(jì)數(shù)器是一個(gè)遞減計(jì)數(shù)器。
全文摘要
一種用于協(xié)調(diào)從外部時(shí)鐘信號推導(dǎo)出的內(nèi)部時(shí)鐘信號的可變定時(shí)，以保證讀出數(shù)據(jù)和用于鎖存到達(dá)該數(shù)據(jù)鎖存器的讀出數(shù)據(jù)的讀取時(shí)鐘同步并具有具體讀取等待時(shí)間的設(shè)備和方法。在一個(gè)延遲鎖定環(huán)電路(120)中從外部時(shí)鐘信號(116)產(chǎn)生讀取時(shí)鐘(129)，并且將響應(yīng)于一個(gè)讀取命令(112)而產(chǎn)生的一個(gè)起始信號(118)通過一個(gè)從屬于延遲鎖定環(huán)(120)的延遲電路(132)傳遞，以便讀取時(shí)鐘信號(129)和一個(gè)延遲的起始信號(174)經(jīng)受相同的內(nèi)部定時(shí)變化。因此，延遲的起始信號(174)用于通過讀取時(shí)鐘信號(129)來控制讀出數(shù)據(jù)的輸出。
文檔編號G11C7/10GK1695199SQ03824718
公開日2005年11月9日 申請日期2003年8月27日 優(yōu)先權(quán)日2002年8月29日
發(fā)明者B·凱思, B·約翰遜, F·林 申請人:微米技術(shù)有限公司