專利名稱：高速信號通道及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器件，更特別地是涉及一種用于加速信號在存儲器件的傳送的電路及方法。
背景技術(shù)：
數(shù)字信號可以通過集成電路(例如存儲器件)傳送的速度，通常是限制集成電路工作速度的主要因素。隨著對存儲器件和其他集成電路的速度需求持續(xù)增長，提高信號可以通過集成電路中的導(dǎo)線傳送的速度已經(jīng)變得日益重要。數(shù)字信號可以通過信號線傳送的速度隨著所述信號線的電容和/或電阻的增加而減少。一般來說，信號線的電容和電阻都直接與其長度成比例。由于信號線的延遲與電容和電阻的乘積成比例，因此信號線的延遲與其長度的平方成比例。
集成電路的另一個需求是提高半導(dǎo)體零部件的密度。提高半導(dǎo)體零部件的密度必然會導(dǎo)致信號線的厚度以及信號線之間的間距二者的減少。然而，減少信號線的厚度增加了其電阻，而減少信號線之間的間距增加了其電容。如上所述，增加電容和增加電阻都會減少經(jīng)信號線傳送信號的速度。這一問題通常會由于隨其厚度增加需要保持信號線的橫截面的面積不變而加劇惡化，因此需要所述信號線長一些。然而較長的信號線會提供較大的表面積給相鄰的線，這樣進(jìn)一步增加了信號線的電容。因此，較大的零部件密度和較快的工作速度在某種程度上是相互排斥的。
數(shù)字信號傳送比較有問題的一個方面是存儲器陣列中數(shù)據(jù)、地址和控制信號的耦合。存儲器陣列必須非常密集以提供可接受的存儲器容量，這樣使得信號線非常細(xì)并且靠在一起。因此，高密度存儲器陣列限制了數(shù)據(jù)、地址和控制信號可以經(jīng)存儲器陣列傳送的速度。此外，傳送延遲還會由于相鄰線上的在相反方向上的轉(zhuǎn)變的信號而增加。當(dāng)在一個線上的信號從低轉(zhuǎn)變到高時，在相鄰線上的信號從高轉(zhuǎn)變到低，例如，在信號線之間轉(zhuǎn)變的電容耦合減慢了通過其各自的信號線的信號傳送。最后，存儲器陣列中信號線的長度相對較長，并且直到數(shù)據(jù)、地址和控制信號已傳送到所述陣列中最遠(yuǎn)的距離為止，存儲器操作才能完成。
可以認(rèn)識到，數(shù)字信號一個邊緣的傳送速度可以通過經(jīng)一個具有“偏移(skewed)”開關(guān)特性的反相器耦合信號來加速。設(shè)計一個偏移反相器以便其在一個電壓電平下切換，該電壓電平比其它邏輯電平更接近一個邏輯電平。參考

圖1，反相器10由串聯(lián)耦合在電源電壓Vcc(其典型地大約是3伏)與地電位之間的PMOS晶體管12和NMOS晶體管14形成。當(dāng)提供給晶體管12、14柵極的輸入信號IN為低，即地電位時，PMOS晶體管12開啟，而NMOS晶體管14關(guān)閉，從而產(chǎn)生一高電平，即Vcc電平，輸出信號OUT。當(dāng)輸入信號為高電平，即Vcc電平時，PMOS晶體管12關(guān)閉，并且NMOS晶體管14開啟，從而產(chǎn)生一低輸出，即地電位輸出。
在一個偏移反相器中，晶體管12、14中的一個不同于另一個而構(gòu)成。例如，晶體管12、14的一個的通道可以以具有比另一個晶體管的通道寬或長的通道來構(gòu)成，晶體管12、14的摻雜濃度可以不同，或者晶體管12、14的轉(zhuǎn)換電壓VT可以不同。在圖1的反相器10的情況下，NMOS晶體管14具有一個比PMOS晶體管14的通道寬的通道。因此，NMOS晶體管14比具有相同柵極-源極電壓VGS的PMOS晶體管12具有較小的電阻。反相器10的開關(guān)特性在圖2中示出，使用等于3伏的電壓電平VCC，盡管其它VCC電平也可以使用。當(dāng)輸入信號IN在其從地電平轉(zhuǎn)變到3伏時處在1.5伏時，由于其增加的通道寬度，NMOS晶體管14具有比PMOS晶體管12低的電阻。因此，輸出信號OUT已轉(zhuǎn)換到地電位。在輸入信號IN從低變?yōu)楦咧?，輸出信號OUT從高變?yōu)榈汀Ｒ驗(yàn)檩敵鲂盘朞UT的下降沿發(fā)生在輸入信號IN的上升沿之前，因此反相器10加速了輸入信號IN。如果此現(xiàn)象對于IN信號的上升沿和下降沿都是這樣，則僅通過串聯(lián)耦合多個偏斜反相器就可以加速數(shù)字信號。不幸地是，情況并非如此。進(jìn)一步參考圖2，當(dāng)輸入信號IN在其從3伏轉(zhuǎn)換到地電位時處在1.5伏時，NMOS晶體管14持續(xù)具有比PMOS晶體管12低的電阻。因此，輸出電壓OUT保持在地電位。這樣輸出信號OUT在輸入信號IN已從高變到低之后很久才從低變到高。通過使PMOS晶體管12的通道寬度大于NMOS晶體管14的通道寬度，可以設(shè)計一反相器來加速輸入信號IN的下降沿。然而，這樣做會延遲輸入信號IN的上升沿。因此，偏移反相器固有地僅在延遲數(shù)字信號的其他沿的代價下加速該數(shù)字信號的一個沿。因此很顯然偏移反相器單獨(dú)不能被用于加速集成電路例如存儲器件中的數(shù)字信號。

發(fā)明內(nèi)容
一種高速信號通道，包括朝向信號轉(zhuǎn)換的第一極性偏移的第一多個反相器，它們與朝向信號轉(zhuǎn)換的第二極性偏移的第二多個反相器交錯。因此，在第一組中的每一個反相器加速從第一邏輯電平到第二邏輯電平的轉(zhuǎn)換，在第二組中的每一個反相器加速從第二邏輯電平到第一邏輯電平的轉(zhuǎn)換。優(yōu)選地，一個通道門，響應(yīng)具有第一值的控制信號，耦合一輸入端到這些系列的第一反相器。一個預(yù)置電路預(yù)置所述反相器到一邏輯電平，以便加速由經(jīng)反相器耦合數(shù)字信號產(chǎn)生的反相器的任何后續(xù)轉(zhuǎn)變?？梢允褂靡粚Ω咚傩盘柾ǖ纴眈詈蠑?shù)字信號和時鐘信號到相應(yīng)的輸出端。通過設(shè)計用于數(shù)字信號的高速信號通道比用于時鐘信號的高速信號通道具有大的偏移，則在一時間周期內(nèi)數(shù)字信號將出現(xiàn)在其輸出端，該時間周期包含時鐘信號出現(xiàn)在其輸出端的周期。因此，時鐘信號可以被用于指定數(shù)字信號的數(shù)據(jù)有效周期。所述高速信號通道可以用在存儲器件或其他集成電路中，并且使用一個或多個所述高速信號通道的存儲器件可以被用在一計算機(jī)系統(tǒng)中。
附圖的簡要說明圖1是一傳統(tǒng)反相器電路的示意圖。
圖2是表示圖1中現(xiàn)有的反相器電路的開關(guān)響應(yīng)的時序圖。
圖3是根據(jù)本發(fā)明的一個實(shí)施例的高速信號傳送電路的邏輯圖。
圖4是用于圖3中高速信號傳送電路的脈沖發(fā)生器的一個實(shí)施例的邏輯圖。
圖5是表示由圖4中的脈沖發(fā)生器響應(yīng)應(yīng)用到該脈沖發(fā)生器的時鐘信號而產(chǎn)生的脈沖時鐘信號的時間圖。
圖6是表示在圖3的高速信號傳送電路中在時鐘信號通道末端的脈沖時鐘信號與在不同信號通道末端的地址/控制信號之間的時間關(guān)系的時間圖。
圖7是根據(jù)本發(fā)明的另一個實(shí)施例的高速信號傳送電路的邏輯圖。
圖8是使用多個圖3中的高速信號傳送電路的存儲器件的一個實(shí)施例的方框圖。
圖9是使用圖8中的存儲器件的一計算機(jī)系統(tǒng)的方框圖。
本發(fā)明的詳細(xì)說明圖3示出了用于加速存儲器件中數(shù)字信號傳送的一高速信號傳送電路20的一個實(shí)施例。電路20包括多個地址/控制信號通道22、24、26和時鐘信號通道40。每一個地址/控制通道22、24、26由相應(yīng)的緩沖器44通過相應(yīng)的通道門46驅(qū)動。通道門46和時鐘信號通道40直接由一個脈沖發(fā)生器電路50并通過反相器54驅(qū)動。所述脈沖發(fā)生器電路50在內(nèi)部時鐘信號CLK_INT的每一個上升沿都產(chǎn)生一個時鐘脈沖CLKP。該CLKP信號還耦合到緩沖器44的時鐘輸入，以對來自緩沖器44的相應(yīng)地址或控制信號進(jìn)行計時。
圖4示出了脈沖發(fā)生器50的一個實(shí)施例。所述脈沖發(fā)生器電路50包括緩沖器，其接收內(nèi)部時鐘信號CLK_INT并輸出一個相應(yīng)的CLKIN信號。該CLKIN信號被應(yīng)用到通道門60、反相器62(其通過一傳統(tǒng)的延時電路64接收該CLKIN信號)、以及一NAND門70。該NAND門70還通過一反相器66接收反相器62的輸出。當(dāng)CLKIN信號為低時，NAND門70的輸出為高。在NAND門70的輸出為高以及耦合到NAND門70輸出的反相器72的輸出為低時啟用通道門60。因此，低CLKIN信號被耦合到脈沖發(fā)生器50的輸出以產(chǎn)生一低CLKP信號。
當(dāng)CLKIN信號轉(zhuǎn)變?yōu)楦邥r，其上升沿立即經(jīng)啟動的通道門60耦合，從而CLKP信號轉(zhuǎn)變?yōu)楦?，這與CLKIN信號的上升沿一致。高CLKIN電平還耦合到NAND門70的輸入。然而，對應(yīng)于延時電路64的延遲，反相器66的輸出在一段時間內(nèi)保持為低，以便NAND門70的輸出保持高以保持通道門60開啟。在該延遲周期到期時，NAND門70的兩個輸入都為高，從而使得NAND門70輸出為低，其使得通道門60禁用。此外，在NAND門70的輸出為低時使得反相器72輸出為高，從而接通NMOS晶體管78。然后NMOS晶體管78耦合CLKP信號到地。這樣，在一時間周期內(nèi)，在CLKIN信號的每個上升沿產(chǎn)生高CLKP脈沖，該時間周期由延時電路66的延遲確定，如圖5所示。
CLKIN信號的下降沿使NAND門70輸出為高，再次使通道門啟用并使NMOS晶體管78截止。然后該CLKIN信號經(jīng)通道門60耦合。然而，由于在NAND門70已輸出為高之前，CLKIN信號才轉(zhuǎn)變?yōu)榈?，CLKIN信號的從高到低的轉(zhuǎn)變對于脈沖發(fā)生器50的輸出沒有任何影響。因此，來自脈沖發(fā)生器50的CLKP信號一直保持為低，直到另一個CLKP脈沖產(chǎn)生時、CLKIN信號的下一個上升沿，如上所述。
返回到圖3，所有的信號通道22-26及40基本上彼此都是等同的，為了簡潔，只說明信號通道22的結(jié)構(gòu)和操作。信號通道22包括一系列電阻器90，其代表信號線的分布式寄生電阻和電容。與第二系列反相器96交錯的第一系列反相器94都位于由電阻器90表示的信號線中若干個間隔開的位置。所有的反相器94、96都包括與圖1所示的反相器10的配置相同的一PMOS晶體管(未示出)和一NMOS晶體管(未示出)。但是，在第一系列反相器94中的NMOS晶體管具有比反相器94中PMOS晶體管的溝道寬度大的溝道寬度。因此，反相器94加速應(yīng)用到它們相應(yīng)的輸入的數(shù)字信號的上升沿并延遲下降沿。在第二系列反相器96中的PMOS晶體管具有比反相器96中NMOS晶體管的溝道寬度大的溝道寬度。因此，反相器96加速應(yīng)用到它們相應(yīng)輸入的數(shù)字信號下降沿并延遲上升沿。
通過將反相器94設(shè)置在信號通道22前端，然后交錯反相器94、96，信號通道22極大地加速了脈沖輸入信號上升沿，并極大地延遲了脈沖輸入信號的下降沿。脈沖發(fā)生器50輸出的CLKP信號的上升沿被用于鎖存耦合到傳輸門46的輸入緩沖器44的輸入信號。CLKP的高電平使傳輸門46能夠傳送鎖存的輸入信號到信號通道22的第一反相器94的輸入。當(dāng)CLKP信號轉(zhuǎn)變?yōu)榈蜁r，傳輸門46被禁用，接通一信號通道復(fù)位裝置98。這樣，如果到緩沖器44的輸入為高，同時CLKP轉(zhuǎn)變?yōu)楦邥r，在信號通道22的輸入產(chǎn)生一高脈沖。如果緩沖器44的輸入為低，同時CLKP信號變?yōu)楦邥r，則信號通道22中第一反相器94的輸入將在該時鐘周期內(nèi)保持為低。因此，只為高輸入產(chǎn)生一高脈沖輸入信號，并且缺省信號電平為低復(fù)位電平，該電平在CLKP信號高轉(zhuǎn)變之前由復(fù)位裝置98預(yù)先斷言。
在緩沖器44的有效輸入電平輸出之前，通過經(jīng)傳輸通道驅(qū)動一預(yù)定的缺省邏輯電平，允許缺省信號電平有更多的時間通過傳輸通道進(jìn)行傳送。于是，當(dāng)CLKP變?yōu)楦邥r，僅僅非缺省電平(這里為高電平)被要求具有通過傳輸通道的快速傳送時間。唯一的需求是在下一CLKP通過傳輸通道40傳送之前，復(fù)位低電平必須通過傳輸通道22傳送，以便如果緩沖器44的輸出不是邏輯高電平，傳輸通道22的輸出將在下一CLKP周期內(nèi)為低。通過使用CLKP信號的短脈沖經(jīng)傳輸通道22傳送高電平輸入，然后在CLKIN高時間和CLK低時間的剩余期間復(fù)位所述通道，保證缺省低狀態(tài)有足夠的時間經(jīng)傳輸線22傳送。
在操作時，當(dāng)CLKP信號為高以啟用通道門46時，在反相器54的輸出為低時關(guān)閉NMOS晶體管98，從而緩沖器44的輸出可以被應(yīng)用到信號通道22中的第一反相器94。然而，當(dāng)CLKP信號為低以禁用通道門46時，反相器54的輸出為高使晶體管98導(dǎo)通，從而晶體管98使信號通道22的第一反相器的輸入接地。因此，給所有反相器94的輸入都被預(yù)置為低邏輯電平，并且給所有反相器96的輸入都被預(yù)置為高邏輯電平。預(yù)置反相器94、96到這些邏輯電平具有幾個效果。第一，所有反相器96的輸入都被設(shè)置到一邏輯電平，該電平使他們極性轉(zhuǎn)換，該轉(zhuǎn)換通過每個反相器94、96將被加速。更特別地，每個反相器94的輸入被預(yù)置為低，以便如果來自緩沖器44的信號的邏輯電平使反相器94、96轉(zhuǎn)換邏輯電平，它們的輸入將從低切換到高，其是通過反相器94加速的轉(zhuǎn)換。類似的，每個反相器96的輸入被預(yù)置為高，以便如果來自緩沖器44的信號的邏輯電平使反相器94、96轉(zhuǎn)換邏輯電平，它們的輸入將從高切換到低，其是通過反相器96加速的轉(zhuǎn)換。因此，NMOS晶體管98預(yù)置所有的反相器94、96到一個邏輯電平，從該電平，后繼轉(zhuǎn)換將被加速。
如上所述預(yù)置反相器94、96的另一個優(yōu)點(diǎn)是，經(jīng)信號通道22-26傳送的信號沒有一個具有以相反方向改變邏輯電平的相鄰部分。如上所述，如果相鄰信號正以相反方向轉(zhuǎn)換則增加了信號的傳送延遲。作為預(yù)置反相器94、96的輸入的結(jié)果，信號通道22-26中只有某些將被切換。例如，如果通過緩沖器44應(yīng)用到通道24的信號為高，信號通道24中的所有反相器94、96將被切換。如果通過各緩沖器44應(yīng)用到通道22、26的對應(yīng)信號為低，則信號通道22、26中沒有任何反相器94、96將被切換。因此，將在一個通道中的信號轉(zhuǎn)換與相鄰?fù)ǖ乐械南喾葱盘栟D(zhuǎn)換之間將沒有電容耦合。更具體地，一個從低轉(zhuǎn)變?yōu)楦叩男盘柾ǖ赖囊欢螌⒉粫徑訌母邽榈娃D(zhuǎn)變的另一信號通道的一段，反之亦然。在最壞的情況下，在一個信號通道的一段中的轉(zhuǎn)變將鄰接不轉(zhuǎn)變的另一信號通道的一段。在相鄰段中缺少任何相反的轉(zhuǎn)變進(jìn)一步使通過信號通道22-26耦合信號的延遲最小。
由反相器94、96提供的加速幅度是用在信號通道22中的反相器94、96的數(shù)目的函數(shù)。如上所述，信號通道22的傳送延遲與信號通道22的電容和電阻的乘積成比例，兩者都直接與其長度成比例。通過將信號通道22分為幾個部分并在每個部分之間插入反相器94、96，傳送延遲將從信號通道長度的平方減少到信號通道各段的長度之和。結(jié)果是減少了從信號通道22-26開始到結(jié)束的傳送延遲。通過加速脈沖信號的上升沿，并降低相同脈沖信號的下降沿，所述信號被有效地伸展。因此，傳輸路徑22的輸出或者為低而用于低輸入，或者為高脈沖而用于高輸入，但是，高脈沖輸出比高脈沖輸入寬。反相器94和96上的偏移越大，將被伸展的輸出脈沖越多，并且將被加速的有效沿(此例中為高)越多。通過偏移地址、命令和數(shù)據(jù)線多于時鐘線，可以設(shè)計對于高和低狀態(tài)都有效的地址、命令和數(shù)據(jù)信號，以具有有效的脈沖寬度，它們都被加速更多并且比時鐘信號伸展更多。
在下面將表示和說明的一個實(shí)施例中，信號通道22-26被用在存儲器件中，該存儲器件使用時鐘信號來定義地址、數(shù)據(jù)或控制信號的數(shù)據(jù)有效窗口。在這些情況下，確保在時鐘信號通道40的輸出端的時鐘負(fù)載信號在有效數(shù)據(jù)出現(xiàn)于信號通道22-26的輸出端的時間內(nèi)是非常重要的。如果時鐘負(fù)載信號跨越有效數(shù)據(jù)出現(xiàn)于信號通道22-26的輸出端的時間，由耦合到信號通道22-26的輸出端的存儲器電路(圖3中未示出)可以記錄偽數(shù)據(jù)(spurious data)。
如圖6中所示，設(shè)計時鐘信號通道40中的反相器94、96以便與其他信號通道22-26中的反相器94、96相比，它們具有較少的偏移。因此，時鐘信號通道40延遲CLKP信號的前沿，其延遲程度大于其它信號通道22-26延遲經(jīng)通道22-25耦合的各數(shù)字信號的前沿。然而，由于較少的偏移，時鐘信號通道40延遲CLKP信號的后緣，其延遲程度少于其他信號通道22-26延遲經(jīng)通道22-25耦合的各數(shù)字信號的后緣。以此方式通過適當(dāng)?shù)剡x擇時鐘信號通道40中反相器94、96的偏移，可以確保信號通道22-26的數(shù)字信號的有效周期跨越時鐘負(fù)載信號。
根據(jù)本發(fā)明的另一個實(shí)施例的高速傳送電路150的另一替換的實(shí)施例在圖7中示出。以相同的布置，電路150包括圖3中的高速信號傳送電路20中使用的大多數(shù)相同的部件。電路150不同于電路20之處在于，用NAND門152替換圖3中高速傳送電路20中使用的通道門46和NMOS晶體管98。當(dāng)脈沖發(fā)生器電路50的CLKP輸出為低時，NAND門152保持反相器98的輸入為低以執(zhí)行由電路20中的晶體管98執(zhí)行的相同功能。當(dāng)脈沖發(fā)生器電路50的CLKP輸出為高時，啟用NAND門152作為一個反相器來執(zhí)行由電路20中的第一反相器96執(zhí)行的相同功能。因此，在電路20中使用的所述系列中第一反相器96是不需要的。盡管示出的高速傳送電路150是以NAND門152實(shí)現(xiàn)的，應(yīng)當(dāng)理解，也可以使用其他電路，例如NOR門(未示出)，只要適當(dāng)調(diào)整提供給該門的信號的極性。
圖8中示出了存儲器件100的一個實(shí)施例，存儲器件100包括一個或多個高速信號傳送電路20。該存儲器件100是一個同步動態(tài)隨機(jī)存取存儲(SDRAM)器件，包括作為其中央存儲元件的左組和右組存儲器陣列11IA和111B。每一個存儲器陣列111A和111B都包括多個以行和列排列的存儲單元(未示出)?？刂七壿嬰娐?12控制與讀或?qū)懺L問陣列111A和111B中的存儲單元有關(guān)的數(shù)據(jù)傳送步驟。在一個實(shí)施例中，每個陣列111A和111B都具有512行×256列×32位布置的存儲單元。存儲器件110具有32位寬——意味著每個存儲器地址(組合的組、行和列地址)對應(yīng)于陣列111A和111B的一個中的一個相應(yīng)的32位存儲單元，并且處理器(圖8中未示出)操作每個32位數(shù)據(jù)元素。然而，應(yīng)當(dāng)理解存儲器件100可以具有各種其他的配置。
系統(tǒng)時鐘(未示出)提供CLK信號給存儲器件10的控制電路112。命令信號被提供給控制電路112并通過命令譯碼電路114譯碼。這些信號在現(xiàn)有技術(shù)中是公知的，并且包括信號諸如CKE(時鐘使能)、CS(芯片選擇)、WE(寫使能)、RAS(行地址選通)和CAS(列地址選通)。各種命令信號的不同的組合構(gòu)成不同的處理器命令。例如，CS低、WE高、RAS低和CAS高的組合可以表示一個ACTIVE(有效)命令。其他公知命令的例子包括READ(讀)、WTRTE(寫)、NOP(空操作)和PRECHARGE(預(yù)充電)。盡管處理器實(shí)際產(chǎn)生不同的命令信號，各組合信號由存儲器件110記錄和譯碼作為命令，但將這些命令認(rèn)為是由處理器產(chǎn)生的是比較方便的。
對應(yīng)于處理器產(chǎn)生的命令，控制邏輯電路112發(fā)送內(nèi)部時鐘CLK_INT信號以及控制線113上的各種控制信號給存儲器件100的其它部分。這些控制信號可以不僅控制對陣列111A和111B中的存儲單元的訪問，而且可以控制各種其他功能，包括輸入數(shù)據(jù)給存儲器件100以及從其中輸出數(shù)據(jù)。在其上發(fā)送控制信號的控制線113的長度可以相當(dāng)長，并且它們彼此靠近并有一定間距。因此，高速信號傳送電路20a可以被用于加速耦合控制信號給各種存儲器部件，如圖8所示。
存儲器件100還配置在10位寬地址總線115上要被訪問的存儲位置的地址，包括由地址位BA指定的組地址和由地址位A0-A8指定的行或列地址。該地址被輸入給地址寄存器116，其提供地址信息給控制電路112、行地址多路轉(zhuǎn)換器117和列地址鎖存和譯碼電路120。
響應(yīng)由控制電路112提供的一個或多個控制信號，行地址多路轉(zhuǎn)換器117多路轉(zhuǎn)換行地址信息并將其提供給兩個對應(yīng)于要被訪問的各自的存儲器存儲單元111a和111b的行地址鎖存和譯碼電路118a和118b中的一個。響應(yīng)由控制電路112提供的一個或多個控制信號，每個行鎖存和譯碼電路118a和118b都采用由行地址多路轉(zhuǎn)換器117提供的行地址并通過分別選擇幾行存取線122a和122b中的一個來激活在存儲器陣列111a和111b中所選擇的行存儲單元(未示出)。再次，耦合行地址多路轉(zhuǎn)換器117到行鎖存和譯碼電路118a、b的線可以相當(dāng)長并靠在一起，從而減少通過所述線耦合的地址信號的傳送速度。因此，高速信號傳送電路20b、c可以用于加速這些從行地址多路轉(zhuǎn)換器117耦合到行鎖存和譯碼電路118a、b的地址信號。
響應(yīng)由控制電路112提供的一個或多個控制信號，列鎖存和譯碼電路120采用由地址寄存器116提供的列地址并選擇幾個列地址線124a和124b中的一個，每個列地址線都分別通過兩個I/O接口電路126a和126b中的一個耦合到存儲器陣列111a和111b中的一個。響應(yīng)由控制電路112提供的一個或多個控制信號，每個I/O接口電路126a和126b選擇對應(yīng)于在一個激活行中的列位置的32位存儲單元。和從行地址多路轉(zhuǎn)換器117到列鎖存&譯碼電路的線一樣，從地址寄存器116到列鎖存&譯碼電路120的線可以較長和/或靠在一起。為此，列地址信號可以通過圖3所示類型的高速信號傳送電路20d從地址寄存器116發(fā)送到行鎖存&譯碼電路120。
I/O接口電路126a和126b包括若干個讀出放大器(未示出)，其確定和放大所選擇的存儲單元的邏輯狀態(tài)，所述存儲單元通過若干對互補(bǔ)(complimentary)的數(shù)字線(未示出)耦合到所述讀出放大器。響應(yīng)由控制電路112提供的一個或多個控制信號，I/O接口電路126a和126b還包括控制數(shù)據(jù)到32位數(shù)據(jù)輸出寄存器128和來自數(shù)據(jù)輸入寄存器130的數(shù)據(jù)的的I/O電路。通常包含在I/O接口電路126a中的是，從數(shù)字線讀出放大器中接收數(shù)據(jù)并耦合該數(shù)據(jù)到數(shù)據(jù)輸出寄存器128的DC讀出放大器(未示出)。再有，來自DC讀出放大器的信號通道可以較長并靠在一起，從而使得可以希望經(jīng)另一高速信號傳送電路20e耦合數(shù)據(jù)信號。響應(yīng)由控制電路112提供的一個或多個控制信號，數(shù)據(jù)寄存器128和130被耦合到在DQ板DQ0-DQ31的32位寬數(shù)據(jù)總線31以傳送輸出數(shù)據(jù)Q0-Q31給處理器和來自處理器的輸入數(shù)據(jù)D0-D31。然而，應(yīng)當(dāng)理解具有較大或較小數(shù)位的數(shù)據(jù)也可以替換耦合到或來自存儲器件100。
所述存儲器件110包括一刷新控制電路132，正如現(xiàn)有技術(shù)中公知的，其響應(yīng)由控制電路112提供的一個或多個控制信號，為數(shù)據(jù)刷新目的啟動有規(guī)律和周期性地激活陣列111a和111b中每一個行存儲單元。響應(yīng)由控制電路112提供的一個或多個控制信號，I/O接口電路A和B中的各個電路讀出存儲在刷新激活行的存儲單元中的數(shù)據(jù)并重寫對應(yīng)于存儲在每個存儲單元中的數(shù)據(jù)的值。
盡管已經(jīng)在存儲器件100中特定位置說明了幾種高速信號傳送電路20a-e，應(yīng)當(dāng)理解的是，可以使用更多或更少數(shù)目的高速信號傳送電路20。同時，這種高速信號傳送電路20可以用在不同位置或不同類型的存儲器件或其它數(shù)字電路中。
圖9是使用圖8中的存儲器件100的計算機(jī)系統(tǒng)170的一個實(shí)施例。該計算機(jī)系統(tǒng)170包括用于實(shí)現(xiàn)諸如執(zhí)行軟件以完成需要的計算和任務(wù)的計算機(jī)功能的計算機(jī)電路172。正如所示的，電路172典型地包含一處理器(未示出)和存儲器件100。一個或多個輸入裝置174，例如鍵盤或指示裝置，通過總線175被耦合耦合到所述計算機(jī)電路72，并允許操作者(未示出)手動輸入數(shù)據(jù)。一個或多個輸出裝置176通過總線175耦合到計算機(jī)電路172以提供操作者由電路產(chǎn)生的數(shù)據(jù)。輸出裝置176的實(shí)例包括打印機(jī)和視頻顯示裝置。一個或多個數(shù)據(jù)存儲裝置178通過總線175耦合到計算機(jī)電路172以存儲數(shù)據(jù)在外部存儲介質(zhì)(未示出)上或從外部存儲介質(zhì)中檢索數(shù)據(jù)。存儲裝置178的實(shí)例和相關(guān)的存儲介質(zhì)包括接收硬盤和軟盤的驅(qū)動器、磁帶錄音機(jī)以及光盤只讀存儲器(CD-ROM)讀取器。
應(yīng)當(dāng)理解，雖然為了示意性的目的對本發(fā)明的實(shí)施例作了上述說明，但是在不背離本發(fā)明精神和范圍的情況下可以對其進(jìn)行各種修改。因此，本發(fā)明并不局限于此，而是由附加的權(quán)利要求限定。
權(quán)利要求
1.一種高速信號通道，包括第一組反相器，在第一組中的每一個反相器都朝向信號轉(zhuǎn)換的第一極性偏移，以便第一組中的每一個反相器加速從第一邏輯電平到第二邏輯電平的轉(zhuǎn)變；第二組反相器，在第二組中的每一個反相器都朝向信號轉(zhuǎn)換的第二極性偏移，所述第二極性不同于所述第一極性，以便第二組中的每一個反相器加速從第二邏輯電平到第一邏輯電平的轉(zhuǎn)變，在第一和第二組中的反相器相互串聯(lián)耦合在輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)之間，以及第一組中的反相器與第二組中的反相器交錯；以及耦合一輸入端到該輸入節(jié)點(diǎn)的邏輯電路，該邏輯電路響應(yīng)具有第一值的第一控制信號耦合該輸入端到該輸入節(jié)點(diǎn)，并響應(yīng)具有第一值的第二控制信號耦合所述反相器中的一個的輸入到一參考電壓，當(dāng)所述第一控制信號具有不同于該第一值的值時，所述第二控制信號的該第一值出現(xiàn)，所述參考電壓是對應(yīng)于該邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
2.根據(jù)權(quán)利要求1所述的高速信號通道，其中第一控制信號和第二控制信號包括一公共控制信號，該公共控制信號具有第一邏輯電平以使通道門耦合輸入端到輸入節(jié)點(diǎn)，并具有第二邏輯電平以使開關(guān)耦合一反相器的輸入到所述參考電壓，所述第一邏輯電平不同于所述第二邏輯電平。
3.根據(jù)權(quán)利要求1所述的高速信號通道，進(jìn)一步包括一脈沖發(fā)生器，其被構(gòu)造以產(chǎn)生所述第一控制信號，該脈沖發(fā)生器響應(yīng)一時鐘信號的預(yù)定沿而產(chǎn)生第一控制信號的第一值，在一時間周期內(nèi)產(chǎn)生所述第一控制信號的第一值，該時間周期基本上比時鐘信號的周期短。
4.根據(jù)權(quán)利要求1所述的高速信號通道，進(jìn)一步包括一脈沖發(fā)生器，其被構(gòu)造以產(chǎn)生所述第二控制信號，每當(dāng)該脈沖發(fā)生器不產(chǎn)生第二控制信號的第二值時，該脈沖發(fā)生器可操作以產(chǎn)生第二控制信號的第一值，第二控制信號的第二值響應(yīng)一時鐘信號的預(yù)定沿而產(chǎn)生，在一時間周期內(nèi)產(chǎn)生第二控制信號的第二值，該時間周期基本上比時鐘信號的一半周期短。
5.根據(jù)權(quán)利要求1所述的高速信號通道，其中所述邏輯電路包括一通道門，耦合一輸入端到輸入節(jié)點(diǎn)，該通道門響應(yīng)具有第一值的第一控制信號而耦合該輸入端至該輸入節(jié)點(diǎn)；以及一開關(guān)，響應(yīng)具有第一值的第二控制信號而耦合所述反相器之一的輸入至一參考電壓，當(dāng)?shù)谝豢刂菩盘柧哂胁煌诘谝恢档闹禃r，出現(xiàn)所述第二控制信號的第一值，所述參考電壓是對應(yīng)于邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
6.根據(jù)權(quán)利要求5所述的高速信號通道，其中所述開關(guān)被耦合到所述輸入節(jié)點(diǎn)。
7.根據(jù)權(quán)利要求1所述的高速信號通道，其中所述第一控制信號和第二控制信號是相互互補(bǔ)的，并且其中所述邏輯電路包括一邏輯門，該邏輯門具有耦合到所述輸入端的第一輸入端、耦合以接收第一或第二控制信號的第二輸入端、以及耦合至所述輸入節(jié)點(diǎn)的輸出端。
8.一種高速傳送電路，包括一控制電路，被構(gòu)造以交替產(chǎn)生控制信號的第一和第二值；第一高速數(shù)據(jù)通道，具有多個相互串聯(lián)耦合在一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)之間的反相器，所述多個反相器朝向第一極性偏移并與多個朝向第二極性偏移的反相器交錯，所述第二極性不同于所述第一極性，所述第一高速數(shù)據(jù)通道進(jìn)一步包括一邏輯電路，該邏輯電路響應(yīng)該控制信號的該第一值耦合一輸入信號端到該輸入節(jié)點(diǎn)，該第一高速數(shù)據(jù)通道還包括第一預(yù)置電路，該第一預(yù)置電路預(yù)置給反相器之一的輸入到對應(yīng)于一電壓的一邏輯電平，反相器從該電壓偏移以加速轉(zhuǎn)變，該輸入響應(yīng)控制信號的第二值被預(yù)置；以及第二高速數(shù)據(jù)通道，具有多個相互串聯(lián)耦合在一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)之間的反相器，所述多個反相器朝向第一極性偏移并與多個朝向第二極性偏移的反相器交錯，該第二高速數(shù)據(jù)通道進(jìn)一步包括第二邏輯電路，第二邏輯電路響應(yīng)控制信號的第一值，耦合一脈沖發(fā)生器的輸出至所述輸入節(jié)點(diǎn)，該第二高速數(shù)據(jù)通道進(jìn)一步包括第二預(yù)置電路，第二預(yù)置電路預(yù)置反相器之一的輸入到對應(yīng)一電壓的一邏輯電平，反相器從該電壓偏移以加速轉(zhuǎn)變，響應(yīng)控制信號的第二值對輸入進(jìn)行預(yù)置，在所述第二高速數(shù)據(jù)通道中的反相器共同地偏移，以便在一時間周期內(nèi)應(yīng)用到第一高速數(shù)據(jù)通道的輸入信號端的信號被耦合到第一高速數(shù)據(jù)通道的輸出節(jié)點(diǎn)，該時間周期包含應(yīng)用到該第二高速數(shù)據(jù)通道的輸入信號端的信號被耦合到第二高速數(shù)據(jù)通道的輸出節(jié)點(diǎn)的時間周期。
9.根據(jù)權(quán)利要求8所述的高速傳輸電路，其中所述第一和第二預(yù)置電路每一個都包括一個相應(yīng)的開關(guān)，所述開關(guān)響應(yīng)控制信號的第二值耦合一反相器的輸入到一參考電壓，該參考電壓是對應(yīng)邏輯電平的一電壓，反相器從該邏輯電平加速轉(zhuǎn)變。
10.根據(jù)權(quán)利要求9所述的高速傳輸電路，其中每個開關(guān)被耦合到相應(yīng)的高速數(shù)據(jù)通道的輸入節(jié)點(diǎn)。
11.根據(jù)權(quán)利要求8所述的高速傳輸電路，其中所述邏輯電路包括一通道門。
12.根據(jù)權(quán)利要求8所述的高速傳輸電路，其中所述邏輯電路和預(yù)置電路包括一邏輯門。
13.根據(jù)權(quán)利要求8所述的高速傳輸電路，其中控制電路包括一脈沖發(fā)生器，其被構(gòu)造響應(yīng)一時鐘信號的預(yù)定沿而在一時間周期內(nèi)產(chǎn)生控制信號的第一值，該時間周期基本上比時鐘信號的周期短，每當(dāng)控制信號的第一值未被產(chǎn)生，所述脈沖發(fā)生器產(chǎn)生控制信號的第二值。
14.一種高速傳送電路，包括第一系列交替偏移的反相器，耦合在一信號輸入節(jié)點(diǎn)和一信號輸出端之間；第二系列交替偏移的反相器，耦合在一時鐘輸入節(jié)點(diǎn)和一時鐘輸出端之間，在第二系列中的反相器偏移的方式，使得在耦合到第二系列反相器的時鐘信號出現(xiàn)在時鐘輸出端之前和之后、耦合到第一系列反相器的信號出現(xiàn)在信號輸出端；以及一預(yù)置電路，該預(yù)置電路預(yù)置第一和第二系列中的反相器到一邏輯電平，從該邏輯電平將加速轉(zhuǎn)換。
15.根據(jù)權(quán)利要求14所述的高速傳送電路，進(jìn)一步包括第一通道門，耦合信號輸入端到信號輸入節(jié)點(diǎn)，該通道門響應(yīng)具有第一值的控制信號而耦合信號輸入端到信號輸入節(jié)點(diǎn)；以及第二通道門，耦合時鐘輸入端到時鐘輸入節(jié)點(diǎn)，該第二通道門響應(yīng)控制信號的第一值而耦合時鐘輸入端到時鐘輸入節(jié)點(diǎn)。
16.根據(jù)權(quán)利要求14所述的高速傳送電路，其中所述預(yù)置電路包括第一開關(guān)，其響應(yīng)控制信號的第二值而耦合第一系列中的一反相器的輸入至一參考電壓，該第二值不同于控制信號的第一值，該參考電壓是對應(yīng)于邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變；以及第二開關(guān)，其響應(yīng)控制信號的第二值而耦合第二系列中的一反相器的輸入至一參考電壓，該參考電壓是對應(yīng)于邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
17.根據(jù)權(quán)利要求16所述的高速傳送電路，其中所述第一開關(guān)耦合到信號輸入節(jié)點(diǎn)，并且所述第二開關(guān)耦合到時鐘輸入節(jié)點(diǎn)。
18.根據(jù)權(quán)利要求14所述的高速傳送電路，其中所述預(yù)置電路包括一邏輯門。
19.根據(jù)權(quán)利要求14所述的高速傳送電路，進(jìn)一步包括一控制電路，控制所述預(yù)置電路的操作，該控制電路產(chǎn)生一控制信號以使預(yù)置電路預(yù)置第一和第二系列中的反相器。
20.根據(jù)權(quán)利要求19所述的高速傳送電路，其中所述控制電路包括一脈沖發(fā)生器，其被構(gòu)造響應(yīng)一時鐘信號的預(yù)定沿而在一時間周期內(nèi)產(chǎn)生控制信號，該時間周期基本上比時鐘信號的一半周期短。
21.一種同步存儲器件，包括一地址總線，適于接收地址信號；一控制總線，適于接收包括時鐘信號的控制信號；一數(shù)據(jù)總線，適于接收和輸出數(shù)據(jù)信號；至少一個存儲單元陣列；一耦合在地址總線和存儲單元陣列之間的地址譯碼器；一耦合在存儲單元陣列和數(shù)據(jù)總線之間的數(shù)據(jù)通道；一控制電路，耦合控制總線、存儲單元陣列、地址譯碼器和數(shù)據(jù)通道，該控制電路產(chǎn)生控制信號以與時鐘信號同步控制該存儲器件的操作；以及一高速信號通道，包含在該存儲器件中，該高速信號通道包括第一組反相器，在第一組中的每一個反相器都朝向信號轉(zhuǎn)換的第一極性偏移，以便第一組中的每一個反相器加速從第一邏輯電平到第二邏輯電平的轉(zhuǎn)變。第二組反相器，在第二組中的每一個反相器都朝向信號轉(zhuǎn)換的第二極性偏移，所述第二極性不同于第一極性，以便第二組中的每一個反相器加速從第二邏輯電平到第一邏輯電平的轉(zhuǎn)變，在第一和第二組中的反相器相互串聯(lián)耦合在一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)之間，第一組中的反相器與第二組中的反相器交錯；以及耦合一輸入端到該輸入節(jié)點(diǎn)的邏輯電路，該邏輯電路響應(yīng)具有第一值的第一控制信號耦合該輸入端到該輸入節(jié)點(diǎn)，并響應(yīng)具有第一值的第二控制信號耦合一反相器的輸入到一參考電壓，當(dāng)?shù)谝豢刂菩盘柧哂胁煌诘谝恢档闹禃r，第二控制信號的第一值出現(xiàn)，所述參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
22.根據(jù)權(quán)利要求21所述的同步存儲器件，其中邏輯電路包括一通道門，耦合一輸入端到該輸入節(jié)點(diǎn)，該通道門響應(yīng)一控制信號的第一值而耦合該輸入端至該輸入節(jié)點(diǎn)；以及一預(yù)置電路，用于預(yù)置一反相器的輸入到對應(yīng)于一個電壓的邏輯電平，所述反相器從該電壓偏移以加速轉(zhuǎn)變，該預(yù)置電路響應(yīng)該控制信號的第二值對輸入進(jìn)行預(yù)置。
23.根據(jù)權(quán)利要求22所述的同步存儲器件，其中預(yù)置電路包括一開關(guān)，該開關(guān)響應(yīng)該控制信號的第二值耦合一反相器的輸入至一參考電壓，所述參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
24.根據(jù)權(quán)利要求23所述的同步存儲器件，其中所述開關(guān)耦合到該輸入節(jié)點(diǎn)。
25.根據(jù)權(quán)利要求21所述的同步存儲器件，其中第一控制信號和第二控制信號是相互互補(bǔ)的，并且其中邏輯電平包括一邏輯門，該邏輯門具有耦合到所述輸入端的第一輸入端、被耦合以接收第一或第二控制信號的第二輸入端，以及耦合至該輸入節(jié)點(diǎn)的一個輸出端。
26.根據(jù)權(quán)利要求21所述的同步存儲器件，進(jìn)一步包括一脈沖發(fā)生器，其被構(gòu)造以產(chǎn)生控制信號，該脈沖發(fā)生器響應(yīng)一時鐘信號的預(yù)定沿而產(chǎn)生控制信號的第一值，在一時間周期內(nèi)產(chǎn)生該控制信號的第一值，該時間周期基本上比時鐘信號的一半周期短。
27.一種同步存儲器件，包括一地址總線，適于接收地址信號；一控制總線，適于接收包括外部時鐘信號的控制信號；一數(shù)據(jù)總線，適于接收和輸出數(shù)據(jù)信號；至少一個存儲單元陣列；一耦合在地址總線和存儲單元陣列之間的地址譯碼器；一耦合在存儲單元陣列和數(shù)據(jù)總線之間的數(shù)據(jù)通道；一控制電路，耦合控制總線、存儲單元陣列、地址譯碼器和數(shù)據(jù)通道，該控制電路產(chǎn)生控制信號以與時鐘信號同步控制該存儲器件的操作；以及一高速信號通道，包含在該存儲器件中，該高速信號通道包括第一系列交替偏移的反相器，耦合在信號輸入節(jié)點(diǎn)和信號輸出端之間；第二系列交替偏移的反相器，耦合在時鐘輸入節(jié)點(diǎn)和時鐘輸出端之間，在第二系列中的反相器偏移的方式，使得在由該外部時鐘導(dǎo)出并耦合到第二系列反相器的時鐘信號出現(xiàn)在時鐘輸出端之前和之后、耦合到第一系列反相器的信號出現(xiàn)在該信號輸出端；以及一預(yù)置電路，預(yù)置第一和第二系列中的反相器到一邏輯電平，從該邏輯電平將加速一轉(zhuǎn)換。
28.根據(jù)權(quán)利要求27所述的同步存儲器件，進(jìn)一步包括第一通道門，耦合一信號輸入端到該信號輸入節(jié)點(diǎn)，該通道門響應(yīng)具有第一值的控制信號耦合信號輸入端到信號輸入節(jié)點(diǎn)；以及第二通道門，耦合一時鐘輸入端到該時鐘輸入節(jié)點(diǎn)，該通道門響應(yīng)控制信號的第一值耦合時鐘輸入端到時鐘輸入節(jié)點(diǎn)。
29.根據(jù)權(quán)利要求28所述的同步存儲器件，其中所述預(yù)置電路包括第一開關(guān)，其響應(yīng)控制信號的第二值而耦合第一系列中的一反相器的輸入至一參考電壓，該第二值不同于控制信號的第一值，該參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變；以及第二開關(guān)，其響應(yīng)控制信號的第二值而耦合第二系列中的一反相器的輸入至一參考電壓，，該參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
30.根據(jù)權(quán)利要求29所述的同步存儲器件，其中所述第一開關(guān)耦合到信號輸入節(jié)點(diǎn)，并且第二開關(guān)耦合到時鐘輸入節(jié)點(diǎn)。
31.根據(jù)權(quán)利要求27所述的同步存儲器件，進(jìn)一步包括一控制電路，控制所述預(yù)置電路的操作，該控制電路產(chǎn)生一控制信號以使預(yù)置電路預(yù)置第一和第二系列中的反相器。
32.根據(jù)權(quán)利要求31所述的同步存儲器件，其中所述控制電路包括一脈沖發(fā)生器，其被構(gòu)造響應(yīng)內(nèi)部時鐘信號的預(yù)定沿而在一時間周期內(nèi)產(chǎn)生控制信號，該時間周期基本上比內(nèi)部時鐘信號的一半周期短。
33.根據(jù)權(quán)利要求27所述的同步存儲器件，其中所述預(yù)置電路包含一邏輯門。
34.一種計算機(jī)系統(tǒng)，包括一數(shù)據(jù)輸入裝置；一數(shù)據(jù)輸出裝置；一處理器，耦合所述數(shù)據(jù)輸入和輸出裝置；以及一同步存儲器件，包括一地址總線，適于接收地址信號；一控制總線，適于接收包括時鐘信號的控制信號；一數(shù)據(jù)總線，適于接收和輸出數(shù)據(jù)信號；至少一個存儲單元陣列；一耦合在地址總線和存儲單元陣列之間的地址譯碼器；一耦合在存儲單元陣列和數(shù)據(jù)總線之間的數(shù)據(jù)通道；一控制電路，耦合控制總線、存儲單元陣列、地址譯碼器和數(shù)據(jù)通道，該控制電路產(chǎn)生控制信號以與時鐘信號同步控制該存儲器件的操作；以及一高速信號通道，包含在該存儲器件中，該高速信號通道包括第一組反相器，在第一組中的每一個反相器都朝向信號轉(zhuǎn)換的第一極性偏移，以便第一組中的每一個反相器加速從第一邏輯電平到第二邏輯電平的轉(zhuǎn)變；第二組反相器，在第二組中的每一個反相器都朝向信號轉(zhuǎn)換的第二極性偏移，所述第二極性不同于第一極性，以便第二組中的每一個反相器加速從第二邏輯電平到第一邏輯電平的轉(zhuǎn)變，在第一和第二組中的反相器相互串聯(lián)耦合在一輸入節(jié)點(diǎn)和一輸出節(jié)點(diǎn)之間，所述第一組中的反相器與第二組中的反相器交錯；以及耦合一輸入端到該輸入節(jié)點(diǎn)的邏輯電路，該邏輯電路響應(yīng)具有第一值的第一控制信號而耦合該輸入端到該輸入節(jié)點(diǎn)，并響應(yīng)具有第一值的第二控制信號耦合一反相器的輸入到一參考電壓，當(dāng)?shù)谝豢刂菩盘柧哂胁煌诘谝恢档闹禃r，所述第二控制信號的第一值出現(xiàn)，所述參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
35.根據(jù)權(quán)利要求34所述的計算機(jī)系統(tǒng)，其中所述邏輯電路包括一通道門，耦合一輸入端到該輸入節(jié)點(diǎn)，該通道門響應(yīng)一控制信號的第一值而耦合輸入端至輸入節(jié)點(diǎn)；以及一預(yù)置電路，用于預(yù)置一反相器的輸入到對應(yīng)于一電壓的邏輯電平，所述反相器從該電壓偏移以加速轉(zhuǎn)變，所述預(yù)置電路響應(yīng)該控制信號的第二值對輸入進(jìn)行預(yù)置。
36.根據(jù)權(quán)利要求35所述的計算機(jī)系統(tǒng)，其中所述預(yù)置電路包括一開關(guān)，該開關(guān)響應(yīng)控制信號的第二值而耦合一反相器的輸入至一參考電壓，所述參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
37.根據(jù)權(quán)利要求36所述的計算機(jī)系統(tǒng)，其中所述開關(guān)耦合到輸入節(jié)點(diǎn)。
38.根據(jù)權(quán)利要求34所述的計算機(jī)系統(tǒng)，其中第一控制信號和第二控制信號是相互互補(bǔ)的，并且其中所述邏輯電路包括一邏輯門，該邏輯門具有耦合到所述輸入端的第一輸入端、被耦合以接收第一或第二控制信號的第二輸入端，以及耦合至輸入節(jié)點(diǎn)的一個輸出端。
39.根據(jù)權(quán)利要求34所述的計算機(jī)系統(tǒng)，進(jìn)一步包括一脈沖發(fā)生器，其被構(gòu)造以產(chǎn)生控制信號，該脈沖發(fā)生器響應(yīng)一時鐘信號的預(yù)定沿而產(chǎn)生控制信號的第一值，在一時間周期內(nèi)產(chǎn)生該控制信號的第一值，所述時間周期基本上比該時鐘信號的一半周期短。
40.一種計算機(jī)系統(tǒng)，包括一數(shù)據(jù)輸入裝置；一數(shù)據(jù)輸出裝置；一處理器，耦合所述數(shù)據(jù)輸入和輸出裝置；以及一同步存儲器件，包括一適于接收地址信號的地址總線；一控制總線，適于接收包括外部時鐘信號的控制信號；一適于接收和輸出數(shù)據(jù)信號的數(shù)據(jù)總線；至少一個存儲單元陣列；一耦合在地址總線和存儲單元陣列之間的地址譯碼器；一耦合在存儲單元陣列和數(shù)據(jù)總線之間的數(shù)據(jù)通道；一控制電路，耦合該控制總線、存儲單元陣列、地址譯碼器和數(shù)據(jù)通道，該控制電路產(chǎn)生控制信號以與時鐘信號同步控制該存儲器件的操作；以及一高速信號通道，包含在該存儲器件中，該高速信號通道包括第一系列交替偏移的反相器，耦合在一信號輸入節(jié)點(diǎn)和一信號輸出端之間；第二系列交替偏移的反相器，耦合在一時鐘輸入節(jié)點(diǎn)和一時鐘輸出端之間，在第二系列中的反相器偏移的方式，使得在由該外部時鐘信號導(dǎo)出并耦合到第二系列反相器的時鐘信號出現(xiàn)在該時鐘輸出端之前和之后、耦合到第一系列反相器的信號出現(xiàn)在該信號輸出端；以及一預(yù)置電路，用于預(yù)置第一和第二系列中的反相器到一邏輯電平，從該邏輯電平將加速一轉(zhuǎn)換。
41.根據(jù)權(quán)利要求40所述的計算機(jī)系統(tǒng)，進(jìn)一步包括第一通道門，耦合一信號輸入端到信號輸入節(jié)點(diǎn)，該通道門響應(yīng)具有第一值的控制信號而耦合信號輸入端到信號輸入節(jié)點(diǎn)；以及第二通道門，耦合一時鐘輸入端到該時鐘輸入節(jié)點(diǎn)，該第二通道門該響應(yīng)控制信號的第一值而耦合該時鐘輸入端到該時鐘輸入節(jié)點(diǎn)。
42.根據(jù)權(quán)利要求41所述的計算機(jī)系統(tǒng)，其中所述預(yù)置電路包括第一開關(guān)，其響應(yīng)控制信號的第二值而耦合第一系列中的一反相器的輸入至一參考電壓，該第二值不同于控制信號的第一值，該參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變；以及第二開關(guān)，其響應(yīng)于控制信號的第二值而耦合第二系列中的一反相器的輸入至一參考電壓，該參考電壓是對應(yīng)于一邏輯電平的電壓，所述反相器從該邏輯電平加速轉(zhuǎn)變。
43.根據(jù)權(quán)利要求42所述的計算機(jī)系統(tǒng)，其中所述第一開關(guān)耦合到信號輸入節(jié)點(diǎn)，并且第二開關(guān)耦合到時鐘輸入節(jié)點(diǎn)。
44.根據(jù)權(quán)利要求40所述的計算機(jī)系統(tǒng)，進(jìn)一步包括一控制電路，控制該預(yù)置電路的操作，該控制電路產(chǎn)生一控制信號以使預(yù)置電路預(yù)置該第一和第二系列中的反相器。
45.根據(jù)權(quán)利要求44所述的計算機(jī)系統(tǒng)，其中所述控制電路包括一脈沖發(fā)生器，其被構(gòu)造在一時間周期內(nèi)響應(yīng)內(nèi)部時鐘信號的一預(yù)定沿而產(chǎn)生控制信號，該時間周期基本上比該內(nèi)部時鐘信號的一半周期短。
46.根據(jù)權(quán)利要求27所述的計算機(jī)系統(tǒng)，其中所述預(yù)置電路包含一邏輯門。
47.一種沿信號通道耦合數(shù)字信號的方法，包括將該通道中的第一系列電路元件設(shè)置在若干個間隔開的位置上，第一系列中的電路元件被構(gòu)造以加速該數(shù)字信號的第一沿并延遲該數(shù)字信號的第二沿；將該通道中的第二系列電路元件放置在若干間隔開的位置上并位于第一系列中的電路元件中間，在第二系列中的電路元件被構(gòu)造以加速數(shù)字信號的第二沿并延遲數(shù)字信號的第一沿；預(yù)置第一系列中的電路元件，使得如果這些元件轉(zhuǎn)變，則它們通過數(shù)字信號的第一沿轉(zhuǎn)變；預(yù)置第二系列中的電路元件，使得如果這些電路元件轉(zhuǎn)變，則它們通過數(shù)字信號的第二沿轉(zhuǎn)變；通過第一和第二系列中的電路元件耦合所述數(shù)字信號。
48.根據(jù)權(quán)利要求47所述的方法，進(jìn)一步包括當(dāng)電路元件被預(yù)置時，將所述第一和第二系列電路元件與一輸入端隔離。
49.一種指定數(shù)字信號之有效性的方法，包括以加速數(shù)字信號的第一轉(zhuǎn)變并延遲數(shù)字信號的第二轉(zhuǎn)變之方式，通過第一系列反相器耦合數(shù)字信號；以加速時鐘信號的第一轉(zhuǎn)變并延遲時鐘信號的第二轉(zhuǎn)變之方式，通過第二系列反相器耦合數(shù)字信號，對被延遲及加速的程度小于該數(shù)字信號之轉(zhuǎn)變的該時鐘信號的轉(zhuǎn)變分別進(jìn)行加速及延遲；以及當(dāng)時鐘信號從第二系列反相器中輸出時，指定在第一系列反相器的輸出端上的數(shù)字信號為有效的。
50.根據(jù)權(quán)利要求49所述的方法，進(jìn)一步包括預(yù)置第一和第二系列中的反相器到一個邏輯電平，這些反相器將在分別通過第一和第二系列反相器耦合數(shù)字信號和時鐘信號之前，從該邏輯電平以一種加速方式轉(zhuǎn)變。
全文摘要
一種高速數(shù)據(jù)通道(圖3，22，24，26)，包括多個朝向一邏輯電平偏移的第一反相器(圖3，96)，其與多個朝向第二邏輯電平偏移的第二反相器(圖3，94)交錯。因此，第一多個反相器加速數(shù)字信號的一個轉(zhuǎn)變，第二多個反相器加速數(shù)字信號的相反轉(zhuǎn)變。在應(yīng)用所述數(shù)字信號到反相器之前，反相器被預(yù)置到一邏輯電平，這些反相器將從該邏輯電平以一種加速方式轉(zhuǎn)變。因此，數(shù)字信號的轉(zhuǎn)變以一種加速方式通過反相器耦合。第一高速數(shù)據(jù)通道(圖3，40)被用于耦合時鐘信號到時鐘輸出端。在第二高速數(shù)據(jù)通道中的反相器以比在第一高速數(shù)據(jù)通道中的反相器被共同偏移較少，以便數(shù)字信號出現(xiàn)于信號輸出端的周期包含時鐘信號出現(xiàn)于時鐘輸出端的周期。因此時鐘輸出端的時鐘信號可以被用于提供數(shù)字信號的數(shù)據(jù)有效窗口。
文檔編號G11C7/22GK1491416SQ02804556
公開日2004年4月21日 申請日期2002年2月4日 優(yōu)先權(quán)日2001年2月5日
發(fā)明者格雷格·A·布洛杰特, 格雷格 A 布洛杰特 申請人:米克倫技術(shù)公司