專利名稱：高性能半導(dǎo)體存儲(chǔ)設(shè)備的制作方法
所屬技術(shù)領(lǐng)域此項(xiàng)發(fā)明涉及高性能半導(dǎo)體存儲(chǔ)器設(shè)備，尤其是涉及具有多層體系結(jié)構(gòu)的存儲(chǔ)器設(shè)備。
已有技術(shù)說(shuō)明存儲(chǔ)器設(shè)備和邏輯電路是集成電路(IC)中的兩種主要的電路元件。隨著集成電路(IC)制造技術(shù)的不斷發(fā)展，邏輯電路在密度和性能方面均得到了大幅度的提高。已有技術(shù)的邏輯電路，其運(yùn)行頻率可達(dá)若干GHZ(每秒十億個(gè)周期)，而每個(gè)芯片的門電路數(shù)目超過(guò)1億個(gè)。集成電路(IC)存儲(chǔ)器設(shè)備的密度也有了迅速發(fā)展。已有技術(shù)條件下，SRAM(靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)的每芯片位數(shù)可達(dá)64M；而DRAM(動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器)的每芯片位數(shù)可達(dá)256M。然而在性能改進(jìn)方面，存儲(chǔ)器設(shè)備要遠(yuǎn)遠(yuǎn)落后于邏輯電路。已有技術(shù)SRAM的運(yùn)行頻率可達(dá)300MHZ(每秒百萬(wàn)個(gè)周期)，而連續(xù)幾代DRAM的訪問(wèn)時(shí)間仍停留在大約15-60ns(納秒)上。邏輯電路和存儲(chǔ)器設(shè)備之間的這種性能差距導(dǎo)致了集成電路的運(yùn)行瓶頸。由于支持邏輯電路的存儲(chǔ)器設(shè)備不能盡快地提供數(shù)據(jù)和指令，因此邏輯電路不能以最優(yōu)速度運(yùn)行。更糟糕的是，隨著集成電路技術(shù)的發(fā)展，這種差距越來(lái)越大。存儲(chǔ)器帶寬問(wèn)題已經(jīng)成為大多數(shù)集成電路產(chǎn)品的限制因素，并且情形越來(lái)越糟。
對(duì)于已有技術(shù)存儲(chǔ)器設(shè)備性能問(wèn)題的根本原因，可通過(guò)檢查存儲(chǔ)器設(shè)備的訪問(wèn)方式來(lái)理解。

圖1舉例說(shuō)明了存儲(chǔ)器設(shè)備101的基本結(jié)構(gòu)。該存儲(chǔ)器設(shè)備包含m×n個(gè)存儲(chǔ)單元103，各存儲(chǔ)單元由n個(gè)水平字線(WL1，WL2，...，WLj，...，WLn)和m個(gè)垂直位線(BL1，BL2，...，BLi，...BLm)連接，此處的m和n均為整數(shù)。每個(gè)位線都連接到一個(gè)讀出電路(S1，S2，...，Si，...，Sm)，用于檢測(cè)保存在存儲(chǔ)單元中的數(shù)據(jù)。對(duì)于許多存儲(chǔ)器設(shè)備來(lái)說(shuō)，每個(gè)存儲(chǔ)單元可能有兩個(gè)或多個(gè)位線，而讀出電路則可能需要一條以上的輸入線。為簡(jiǎn)單起見，圖1中每個(gè)位線均由一條單線表示。要訪問(wèn)該存儲(chǔ)器設(shè)備內(nèi)的數(shù)據(jù)，字線地址解碼器107中的一個(gè)解碼驅(qū)動(dòng)器105將激活一個(gè)水平字線WLj。連接被激活字線WLj的一行存儲(chǔ)單元根據(jù)單元所存儲(chǔ)的數(shù)據(jù)將數(shù)據(jù)信號(hào)放入垂直位線(BL1，BL2，...，BLi，...BLm)中。讀出電路(S1，S2，...，Si，...，Sm)確定那些被激活存儲(chǔ)單元的內(nèi)容，并將向其它設(shè)備提供輸出。字線驅(qū)動(dòng)器107需要驅(qū)動(dòng)該字線WLj上的m個(gè)設(shè)備。每個(gè)位線BLi連接n個(gè)存儲(chǔ)單元。當(dāng)存儲(chǔ)器陣列非常龐大(例如，16M存儲(chǔ)器的m＝n＝4K)時(shí)，字線和位線上的負(fù)荷就會(huì)相當(dāng)巨大，這樣就很難獲得較高的性能。此外還有一個(gè)主要問(wèn)題就是能量消耗。每次存儲(chǔ)器操作都要激活一條字線WLj和所有的位線BL1-BLm，這樣會(huì)消耗大量的能量。一般地，每一代新的集成電路技術(shù)，其字線驅(qū)動(dòng)器107的驅(qū)動(dòng)能力以30％的比率提高，而存儲(chǔ)單元各邊的尺寸以30％的比率下降，這些都是提高速度的有利因素。然而，每一代新技術(shù)在各個(gè)邊上對(duì)存儲(chǔ)單元數(shù)目(m×n)的需求卻一般要提高2倍。對(duì)每一代新的集成電路技術(shù)的存儲(chǔ)器設(shè)備來(lái)說(shuō)，其每個(gè)門電路的驅(qū)動(dòng)負(fù)荷的下降要低于邏輯電路中每個(gè)門電路的驅(qū)動(dòng)負(fù)荷，這就使存儲(chǔ)器性能與邏輯電路同步提升變得相當(dāng)困難。
現(xiàn)有幾種技術(shù)方法可緩解存儲(chǔ)器性能問(wèn)題。一種常見的方法是以多存儲(chǔ)體體系結(jié)構(gòu)方式安排存儲(chǔ)器設(shè)備，如圖2a所示。在此例中，圖1中的存儲(chǔ)器設(shè)備被分成4個(gè)獨(dú)立的存儲(chǔ)體。每個(gè)存儲(chǔ)體均具有一個(gè)較小的存儲(chǔ)陣列201，其存儲(chǔ)單元數(shù)目為m/2×n/2。每個(gè)存儲(chǔ)體均具有自己的能讀出m/2個(gè)位線的讀出電路203、能驅(qū)動(dòng)n/2個(gè)字線的地址解碼器205和能控制存儲(chǔ)體活動(dòng)的控制器207。由于每個(gè)存儲(chǔ)體的體積縮小了，因此其中的單獨(dú)操作比圖1中的大存儲(chǔ)器要快。然而，相同的數(shù)據(jù)和控制信號(hào)209需要進(jìn)入所有的存儲(chǔ)體，所以需要一個(gè)距離較長(zhǎng)的路由通道211用于連接所有存儲(chǔ)體?？刂拼寺酚赏ǖ浪璧牟僮鲙?lái)了額外的時(shí)間延遲。我們可進(jìn)一步將存儲(chǔ)器設(shè)備劃分為更多的存儲(chǔ)體(如，16個(gè)存儲(chǔ)體)，這樣每個(gè)存儲(chǔ)體內(nèi)的操作速度更快，但這將需要更復(fù)雜的路由通道，并且此路由通道將帶來(lái)更大的延遲。由于此限制，通常多存儲(chǔ)體體系結(jié)構(gòu)在性能上只能得到有限的改進(jìn)。同時(shí)，由于每個(gè)存儲(chǔ)體均需要有自己的外圍電路，因此多存儲(chǔ)體體系結(jié)構(gòu)總是帶來(lái)更大的成本開支。
另一種常用的方法是采用多級(jí)讀出體系結(jié)構(gòu)，如圖2b所示。此例中，圖1的存儲(chǔ)器設(shè)備被分成了4個(gè)存儲(chǔ)塊221。每個(gè)存儲(chǔ)塊有一個(gè)m×n/4的存儲(chǔ)陣列以及m個(gè)一級(jí)讀出電路(US1，US2，...，USi，...Usm)。這些一級(jí)讀出電路的輸出能通過(guò)由二級(jí)字線KWL1-KWL4控制的開關(guān)放到二級(jí)位線(KBL1，KBLi，...KBLm)上。二級(jí)位線連接到二級(jí)讀出電路(KS1，...KSi，...KSm)。此方法通過(guò)降低一級(jí)位線尺寸從而提高了一級(jí)讀出速度，但二級(jí)讀出將導(dǎo)致額外的延遲。由于增加了讀出電路數(shù)目，面積占用通常極為顯著。字線負(fù)荷并沒有得到改善。要獲得性能改進(jìn)，必須使一級(jí)讀出中時(shí)間的改進(jìn)大于二級(jí)讀出中附加的延遲。為了達(dá)到此目的，一級(jí)讀出電路的輸出驅(qū)動(dòng)能力要強(qiáng)于存儲(chǔ)單元。但是由于布局上的緊縮間距問(wèn)題，要提高一級(jí)讀出的驅(qū)動(dòng)能力卻非常困難。接下來(lái)，一級(jí)讀出電路的優(yōu)先技術(shù)需要遵循存儲(chǔ)單元定義的緊縮間距，此間距通常很小，任何驅(qū)動(dòng)能力的提高都會(huì)以極大的面積成本為代價(jià)。實(shí)際上，由于緊縮間距布局所產(chǎn)生的面積占用這一限制，圖2b中的多級(jí)讀出方法只能獲得有限的性能提高。減小緊縮間距布局問(wèn)題的一個(gè)方法是在如圖2c中所示的一級(jí)讀出電路之前采用選通開關(guān)。由于該方法在垂直于字線解碼器的邊界上需要一個(gè)解碼器，因此，此方法在集成電路工業(yè)中通常被稱為“Y選通”方法。在此例中，附近的4個(gè)位線BL1-BL4連接到由4個(gè)Y選通信號(hào)YS1-YS4控制的4個(gè)開關(guān)上S1-S4。這4個(gè)開關(guān)的公共輸出SBL連接到讀出電路SA的輸入端。對(duì)每個(gè)操作來(lái)說(shuō)，這4個(gè)開關(guān)中有且只有一個(gè)被激活，讀出電路SA將讀取所選位線上的數(shù)據(jù)。使用這種Y選通開關(guān)，每4個(gè)位線只需要一個(gè)讀出電路。因此，可用于安裝讀出電路的區(qū)域就變成原來(lái)的4倍。因?yàn)檫B接到不使用的位線上的存儲(chǔ)單元241會(huì)丟失存儲(chǔ)數(shù)據(jù)，故此方法不能用于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)。也就是說(shuō)，Y選通方法不能用于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)的一級(jí)讀出。Y選通方法適用于靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)，但Y選通開關(guān)占用面積極為顯著，尤其當(dāng)我們想提高連接到每個(gè)讀出電路上的位線的數(shù)目時(shí)。由于用于驅(qū)動(dòng)未用位線的所有能量均毫無(wú)用處，因此，該方法在能量方面也有極大的浪費(fèi)。
已有典型的存儲(chǔ)器設(shè)備綜合使用了以上所有方法。典型的DRAM通常包含4個(gè)存儲(chǔ)體，每個(gè)存儲(chǔ)體有兩級(jí)讀出，而二級(jí)讀出采用Y選通方法。然而，由于上面各部分談到的局限性，以上各方法只能得到有限的性能提高。雖然有以上各方法的協(xié)助，邏輯和存儲(chǔ)集成電路之間的性能差距仍然變得愈來(lái)愈大。因此，急需一種全新的機(jī)制來(lái)進(jìn)一步改善存儲(chǔ)器設(shè)備的性能，同時(shí)也急需避免已有技術(shù)的面積占用和能量消耗。
除了面積占用和和能耗之外，已有存儲(chǔ)器設(shè)計(jì)技術(shù)的另一個(gè)重要缺陷就是噪聲靈敏度。由于位線負(fù)荷通常非常大，現(xiàn)有技術(shù)存儲(chǔ)器設(shè)備采用小信號(hào)讀出放大器作為讀出電路。當(dāng)一對(duì)位線上的信號(hào)沒有完全建立時(shí)，小信號(hào)讀出放大器能夠確定輸出數(shù)據(jù)。因?yàn)椴槐氐却盘?hào)的完全建立，因此該功能極大改善了性能。然而，小信號(hào)讀出以及與之相關(guān)聯(lián)的控制機(jī)制必須完全與噪聲源相隔離。因此，已有技術(shù)條件下，存儲(chǔ)器設(shè)備必須與其它類型的電路仔細(xì)隔離。圖3說(shuō)明了典型的已有技術(shù)集成電路的平面圖，其中包括嵌入式存儲(chǔ)器和邏輯電路。此例中，集成電路包括一個(gè)大存儲(chǔ)模塊301，一個(gè)小存儲(chǔ)模塊309，隨機(jī)邏輯電路303，路由通道305和一個(gè)寄存器堆307。已有技術(shù)存儲(chǔ)器模塊可毫不費(fèi)力地通過(guò)其規(guī)則的結(jié)構(gòu)識(shí)別。存儲(chǔ)器模塊中，所有包含相關(guān)數(shù)據(jù)和控制信號(hào)的電路必須與其它類型的模塊仔細(xì)地隔離。考慮到噪音因素，必須將邏輯電路303(可通過(guò)隨機(jī)有線連接識(shí)別)安排在遠(yuǎn)離存儲(chǔ)模塊301，309的地方，因此，存儲(chǔ)器設(shè)備在平面布置中就變成了通訊障礙物。一般情況下，模塊之間進(jìn)行通訊需要大的路由通道305。考慮到噪聲因素，路由通道通常不能穿過(guò)存儲(chǔ)模塊。只有在存儲(chǔ)模塊已由較低金屬層屏蔽之后，高層金屬層的路由通道才能穿過(guò)存儲(chǔ)模塊。面積上的浪費(fèi)、能耗和性能方面的退化通常是由存儲(chǔ)模塊所引起的通訊障礙導(dǎo)致的。因此，急需降低用于嵌入應(yīng)用的存儲(chǔ)器設(shè)備的噪聲靈敏度，從而使存儲(chǔ)模塊不再是通訊障礙。
本發(fā)明的目的因此，本發(fā)明的主要目的是改善半導(dǎo)體存儲(chǔ)器設(shè)備的性能。另一個(gè)目的是在獲得性能改善的同時(shí)，在面積、能量和復(fù)雜度方面又不會(huì)付出太大的代價(jià)。另一個(gè)主要目的是優(yōu)化嵌入式集成電路產(chǎn)品的平面布置以降低存儲(chǔ)器設(shè)備的噪聲靈敏度。
本發(fā)明中的半導(dǎo)體存儲(chǔ)器包括一個(gè)新穎的多級(jí)存儲(chǔ)體系結(jié)構(gòu)和一個(gè)新穎的單位線寫入存儲(chǔ)更新機(jī)制，據(jù)此完成了這些目標(biāo)以及其它目標(biāo)。
采用此處所述發(fā)明，可獲得如下收益。另有其它收益，未能盡述。
(1)存儲(chǔ)器設(shè)備的性能提高了將近一個(gè)數(shù)量級(jí)。
(2)在提高性能的同時(shí)，大幅度地降低了能量消耗。
(3)由于提高了陣列效率，所以降低了存儲(chǔ)區(qū)面積。
(4)存儲(chǔ)器設(shè)計(jì)的簡(jiǎn)化提高了產(chǎn)量、降低了生產(chǎn)復(fù)雜度。
(5)由于簡(jiǎn)化了邏輯支持電路，所以進(jìn)一步節(jié)省了空間并提高了性能。
雖然本發(fā)明的一些新的技術(shù)特征是在本發(fā)明的幾個(gè)從屬權(quán)利要求中限定的，但是通過(guò)結(jié)合附圖閱讀本發(fā)明的目的、特征以及下文的詳細(xì)描述，本發(fā)明的結(jié)構(gòu)和內(nèi)容均不難理解。
附圖簡(jiǎn)要說(shuō)明圖1是已有技術(shù)中存儲(chǔ)器設(shè)備的基本結(jié)構(gòu)；圖2a是已有技術(shù)中多存儲(chǔ)體存儲(chǔ)器設(shè)備的結(jié)構(gòu)；圖2b是已有技術(shù)中二級(jí)讀出體系的結(jié)構(gòu)；圖3是已有技術(shù)中典型的帶有嵌入式存儲(chǔ)模塊的集成電路的平面圖；圖4是本發(fā)明中多級(jí)體系結(jié)構(gòu)的符號(hào)表示；圖5a展示的是本發(fā)明中B選通方法的一個(gè)實(shí)例；圖5b展示的是本發(fā)明中二級(jí)B選通方法的另一個(gè)實(shí)例；圖5c顯示了本發(fā)明中二級(jí)B選通方法的一種二級(jí)讀出方式；圖5d顯示了DRAM存儲(chǔ)單元的結(jié)構(gòu)；圖5e顯示了雙晶體管DRAM存儲(chǔ)單元的結(jié)構(gòu)；圖5f顯示了磁性存儲(chǔ)單元的結(jié)構(gòu)；圖5g顯示了浮動(dòng)?xùn)糯鎯?chǔ)單元的結(jié)構(gòu)；圖6a是已有技術(shù)6T單端口靜態(tài)存儲(chǔ)器的原理圖；圖6b是已有技術(shù)8T雙端口靜態(tài)存儲(chǔ)器的原理圖；圖6c是已有技術(shù)6T(2為讀端口，1為寫端口)靜態(tài)存儲(chǔ)器的原理圖；圖7a說(shuō)明已有技術(shù)靜態(tài)存儲(chǔ)器的操作過(guò)程；圖7b說(shuō)明在讀周期和寫周期過(guò)程中提供不同字線電壓值的“單位線寫入”(SBLW)機(jī)制的操作過(guò)程；圖7c，d是SBLW字線驅(qū)動(dòng)器的原理圖；圖7e說(shuō)明在讀周期和寫周期過(guò)程中為存儲(chǔ)單元提供不同電壓值的SBLW機(jī)制的操作過(guò)程；圖7f說(shuō)明在讀周期和寫周期過(guò)程中為存儲(chǔ)單元提供不同負(fù)電壓值的SBLW機(jī)制的操作過(guò)程；圖7g說(shuō)明了一種SBLW機(jī)制，它更改了連接到CVss的下拉晶體管的有效阻抗；圖7h說(shuō)明了一種SBLW機(jī)制，它更改了連接到CVdd的下拉晶體管的有效阻抗；圖8a是采用SBLW機(jī)制的6T雙端口存儲(chǔ)器的原理圖；圖8b是采用SBLW機(jī)制的5T單端口存儲(chǔ)器的原理圖；圖8c是采用SBLW機(jī)制的8T四端口存儲(chǔ)器的原理圖；圖8d是采用SBLW機(jī)制的3T2R單端口存儲(chǔ)器的原理圖；
圖8e是采用SBLW機(jī)制的5T NMOS單端口存儲(chǔ)器的原理圖；圖8f是采用SBLW機(jī)制的4T2R雙端口存儲(chǔ)器的原理圖；圖8g是采用SBLW機(jī)制的6T NMOS雙端口存儲(chǔ)器的原理圖；圖8h是采用SBLW機(jī)制的6T 1R2W存儲(chǔ)器的原理圖；圖8i是具有垂直數(shù)據(jù)通路的6T雙端口存儲(chǔ)器原理圖；圖9顯示了配有本發(fā)明嵌入式存儲(chǔ)器的集成電路平面配置。
本發(fā)明的詳細(xì)說(shuō)明本發(fā)明的基本概念可參照?qǐng)D4所示的簡(jiǎn)化符號(hào)圖。存儲(chǔ)器設(shè)備以多級(jí)形式安排。在頂層403，存儲(chǔ)器設(shè)備以小陣列形式出現(xiàn)，小陣列的每一邊有少數(shù)頂級(jí)存儲(chǔ)單元413。每個(gè)頂級(jí)存儲(chǔ)單元413以二級(jí)小陣列402形式出現(xiàn)，二級(jí)小陣列也具有少數(shù)二級(jí)存儲(chǔ)單元412。我們可以有多級(jí)存儲(chǔ)。最終，我們將到達(dá)底層401，底層實(shí)際上是帶有一小部分真實(shí)存儲(chǔ)單元411的小存儲(chǔ)陣列。例如，1G(十億)位存儲(chǔ)陣列被配置為三級(jí)。頂級(jí)形成為“虛擬”32×32陣列，二級(jí)形成為另一個(gè)“虛擬”32×32陣列，而底層是一個(gè)真實(shí)的32×32存儲(chǔ)陣列。
要訪問(wèn)存儲(chǔ)器內(nèi)的一組數(shù)據(jù)，首先將存儲(chǔ)器地址分割為三個(gè)子集，然后放到三個(gè)級(jí)別的解碼器上并且同時(shí)解碼。一個(gè)底層存儲(chǔ)陣列被激活，將32位輸出發(fā)送到一個(gè)二級(jí)存儲(chǔ)單元，然后逐級(jí)發(fā)送到頂層。每一個(gè)數(shù)據(jù)訪問(wèn)操作僅僅激活底層陣列總數(shù)的百萬(wàn)分之一，并且只有32個(gè)信號(hào)被激活。所有三層地址沒有指定的未用線均不被激活。這樣就以極小的能量代價(jià)獲得了極高的性能。字線驅(qū)動(dòng)器和各層讀出電路的驅(qū)動(dòng)能力按照各層的負(fù)荷度量。例如，如果第二層的負(fù)荷大約是第一層負(fù)荷的32倍，那么第二層存儲(chǔ)單元412的驅(qū)動(dòng)能力應(yīng)該約是第一層存儲(chǔ)單元的32倍。每層上的存儲(chǔ)單元應(yīng)能支持大多數(shù)操作，這樣需要達(dá)到各個(gè)存儲(chǔ)單元的外部信號(hào)的數(shù)量就非常少了。理想情況下，在任何層次上都只應(yīng)該有少數(shù)解碼后的控制信號(hào)進(jìn)入存儲(chǔ)單元，而只應(yīng)該有少數(shù)換算后的輸出離開存儲(chǔ)單元，因此不同層次上的驅(qū)動(dòng)器所見到的負(fù)荷是最少的。這樣，所有的層要達(dá)到極高的性能，都將具有與簡(jiǎn)單的32×32存儲(chǔ)陣列相似的速度。在這種體系結(jié)構(gòu)下，度量存儲(chǔ)器設(shè)備的驅(qū)動(dòng)能力和負(fù)荷的方式與典型的邏輯電路相同，這樣該存儲(chǔ)器設(shè)備的性能將與邏輯電路大致相同。此外，在這種體系結(jié)構(gòu)中所規(guī)劃的存儲(chǔ)器設(shè)備，對(duì)于任何一代新的集成電路技術(shù)而言，其性能的提高速度將與邏輯電路相同。圖4所示體系結(jié)構(gòu)的關(guān)鍵特性是，對(duì)于每一較高的層次，其數(shù)據(jù)和控制信號(hào)的數(shù)量以均勻的相對(duì)比例下降。以1G 3層存儲(chǔ)器為例，第二層存儲(chǔ)單元各邊字線和位線的總數(shù)是第一層存儲(chǔ)單元字線和位線總數(shù)的1/32。類似地，第三層存儲(chǔ)單元各邊字線和位線的總數(shù)是第二層存儲(chǔ)單元字線和位線總數(shù)的1/32。本發(fā)明中的這種體系結(jié)構(gòu)稱為“均比多層體系結(jié)構(gòu)”(ESMLA)。
圖2a所示的已有多存儲(chǔ)體體系結(jié)構(gòu)，由于大多數(shù)地址、控制和數(shù)據(jù)信號(hào)需要進(jìn)入所有的存儲(chǔ)體，所以它不符合ESMLA的需求。在多存儲(chǔ)體體系結(jié)構(gòu)下，因?yàn)閿y帶信號(hào)的路由通道的負(fù)荷太高，所以不能體現(xiàn)出ESMLA的優(yōu)勢(shì)。圖2b中的多級(jí)讀出方法不符合ESMLA的需求，因?yàn)?1)沿字線方向沒有比例，(2)在不同層次之間位線的密度沒有或只有有限(如果使用Y選通方法)的改變，(3)由于布局間距緊縮問(wèn)題所強(qiáng)加的限制，讀出電路的驅(qū)動(dòng)能力沒有正確度量。然而，ESMLA能夠與已有技術(shù)的體系結(jié)構(gòu)共同存在。例如，ESMLA體系結(jié)構(gòu)能支持多存儲(chǔ)體體系結(jié)構(gòu)，其中每個(gè)存儲(chǔ)體都基于上文所述的ESMLA負(fù)荷比例進(jìn)行布置。
對(duì)ESMLA來(lái)說(shuō)，一個(gè)顯而易見的問(wèn)題是面積效率。如果每個(gè)底層存儲(chǔ)陣列使用外圍支持電路(讀出電路、解碼器和預(yù)充電電路)的方法與已有存儲(chǔ)體技術(shù)相同，則大多數(shù)區(qū)域會(huì)被外圍設(shè)備占有。這樣面積就會(huì)很大，以至于不能生成實(shí)際的ESMLA產(chǎn)品。對(duì)于高層的ESMLA電路，信號(hào)密度非常低，在保持適當(dāng)比例因數(shù)的同時(shí)獲得較高的效率沒有什么困難。問(wèn)題出在底層。在獲得高存儲(chǔ)區(qū)效率的同時(shí)，布局間距緊縮問(wèn)題使獲得適當(dāng)?shù)谋壤驍?shù)變得困難。因此有必要開發(fā)新穎的底層存儲(chǔ)體系結(jié)構(gòu)以解決布局間距緊縮問(wèn)題。
以動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)為例，本發(fā)明的申請(qǐng)者揭示了解決美國(guó)專利5,748,547中存在問(wèn)題的解決方案。本思想被進(jìn)一步概括，可以支持圖5a-c中說(shuō)明的各種存儲(chǔ)器設(shè)備的類型。對(duì)于圖5a中所示的例子，將存儲(chǔ)單元安排進(jìn)小單元塊MB1-MB16。圖中所示單元塊MB1-MB16各有32條字線(為簡(jiǎn)單起見圖中未畫出)和8條位線，但實(shí)際的尺寸隨應(yīng)用的變化而變化。復(fù)數(shù)個(gè)單元塊MB1-MB16集中在一起形成一個(gè)單元組501。每個(gè)單元塊MB1-MB16可由相應(yīng)的塊選通信號(hào)BS1-BS16激活。要訪問(wèn)存儲(chǔ)在一個(gè)單元組中的一組數(shù)據(jù)，可通過(guò)激活一個(gè)且只有一個(gè)塊選通信號(hào)BS1-BS16來(lái)激活一個(gè)且只有一個(gè)單元塊MB1-MB16。單元塊MB1-MB16中的本地字線(為簡(jiǎn)單起見圖中未畫出)也由塊選通信號(hào)進(jìn)行通斷控制，以便在任意時(shí)刻單元組501中有且僅有一條字線可被激活。單元塊MB1-MB16中的本地位線BL1-BL8通過(guò)由塊選通信號(hào)BS1-BS16控制的塊選通開關(guān)503連接到組位線UBL1-UBL8。各個(gè)存儲(chǔ)塊MB1-MB16中的第一條本地位線BL1通過(guò)一個(gè)開關(guān)(由相應(yīng)的塊選通信號(hào)BS1-BS16控制)連接到相同組內(nèi)的位線UBL1(連接在第一讀出電路BS1)上。各個(gè)存儲(chǔ)塊MB1-MB16中的第二條本地位線BL2通過(guò)一個(gè)開關(guān)(由相應(yīng)的塊選通信號(hào)BS1-BS16控制)連接到相同組內(nèi)的位線UBL2(連接有第二讀出電路BS2)上。各個(gè)存儲(chǔ)塊MB1-MB16中所有其它本地位線BL3-BL8以相似的方法連接到相應(yīng)的組位線UBL3-UBL8和讀出電路BS3-BS8上。要訪問(wèn)存儲(chǔ)在第一存儲(chǔ)塊MB1上的數(shù)據(jù)，只需激活塊選通信號(hào)BS1，而其它所有塊選通信號(hào)BS2-BS16保持未激活狀態(tài)。通過(guò)打開塊選通信號(hào)BS1，本地位線BL1-BL8可經(jīng)由UBL1-UBL8連接到讀出電路BS1-BS8上。由于其它單元塊MB2-MB16的塊選通開關(guān)是關(guān)閉的，所以它們中的所有本地位線與讀出電路相隔離。在激活的單元塊中有且僅有一條本地字線是激活的，并且在激活的單元塊中有且僅有一行存儲(chǔ)單元可訪問(wèn)。通過(guò)打開不同的塊選通信號(hào)，可以使用類似的方法訪問(wèn)存儲(chǔ)在其它存儲(chǔ)塊MB2-MB16中的數(shù)據(jù)。本發(fā)明中這種安排被稱為“塊選通”或“B選通”方法。
B選通方法非常靈活。采用B選通方法安排存儲(chǔ)數(shù)據(jù)路徑為電路設(shè)計(jì)師提供了極大的自由度和靈活性。讀出電路和其它外圍電路不再需要采用存儲(chǔ)單元尺寸定義的布局間距緊縮。讀出電路的可用面積遠(yuǎn)遠(yuǎn)大于已有技術(shù)存儲(chǔ)器設(shè)備的該面積值。圖5b)顯示了一個(gè)兩層B選通方法的例子。此例中，八個(gè)(8)單元塊通過(guò)B選通方法連接從而形成一個(gè)子組MBS1-MBS8。這些子組MBS1-MBS8中沒有讀出電路。子組中的組位線通過(guò)另外一組B選通信號(hào)SBS1-SBS8連接到讀出電路SS1-SS8從而形成了一個(gè)兩層B選通組。讀出電路可以自由安置。甚至能夠如圖5c所示那樣，將讀出電路安置在多層B選通信號(hào)上。此例中，子組MBS1中的一個(gè)單元塊配有讀出電路531，該讀出電路允許在不同層上同時(shí)訪問(wèn)。圖5c的圖解對(duì)于多端口同時(shí)操作尤為有用。區(qū)分圖4中所示的多層B選通方法和多層存儲(chǔ)體系結(jié)構(gòu)的差異非常重要。多層B選通方法用在多層存儲(chǔ)器的一層內(nèi)。換句話說(shuō)，圖4所示多層存儲(chǔ)器中的一層可以有許多子層次的B選通連接。
B選通方法與圖2c中說(shuō)明的已有技術(shù)“Y選通”方法在以下情形有所不同(1)“Y選通”方法從一組存儲(chǔ)單元241中選擇一個(gè)存儲(chǔ)單元，相同的字線通過(guò)Y選通開關(guān)激活存儲(chǔ)單元從而連到相同的讀出電路上。由于當(dāng)選定的單元被激活時(shí)，同時(shí)也激活了未使用的單元，因此未使用的信號(hào)被驅(qū)動(dòng)到未使用的位線上，不必要地浪費(fèi)了能量。因?yàn)榇鎯?chǔ)在未使用的DRAM單元上的數(shù)據(jù)會(huì)被破壞，因此Y選通方法對(duì)于DRAM是無(wú)用的。“B選通”方法從一個(gè)激活的單元塊中選擇一個(gè)存儲(chǔ)單元連到讀出電路上。其它共用該讀出電路的所有存儲(chǔ)單元均在不同的單元塊中，因此它們沒被激活。這樣就沒有了能量上的浪費(fèi)，也不會(huì)有未使用的資源被激活。因?yàn)樗屑せ畹拇鎯?chǔ)單元均連接到讀出電路，所以“B選通”方法能用于DRAM上。
(2)“Y選通”方法使用多個(gè)Y選通信號(hào)從附近位線中選擇一條位線以連接讀出電路。由于Y選通開關(guān)需要采用存儲(chǔ)單元中定義的間距，因此存在布局間距緊縮問(wèn)題，以至于Y選通電路占有相當(dāng)大的布局區(qū)域。因?yàn)閅選通信號(hào)需要穿過(guò)很大的范圍，因此使每個(gè)Y選通信號(hào)的負(fù)荷非常高?！癇選通”方法使用一個(gè)塊選通信號(hào)激活所有需要激活的單元。B選通開關(guān)結(jié)構(gòu)的簡(jiǎn)單化使它們占有的面積要小。塊選通信號(hào)停留在小范圍內(nèi)，這使它的負(fù)荷與Y選通信號(hào)比較起來(lái)要小得多。
(3)圖5a中Y選通方法的一個(gè)讀出電路所見的總負(fù)荷等于一個(gè)本地位線BL1-BL8)的負(fù)荷加上一個(gè)組位線UBL1-UBL8的負(fù)荷。所有未使用的塊的負(fù)荷由塊選通開關(guān)進(jìn)行隔離。因此，很多存儲(chǔ)單元(所有單元都有16個(gè)存儲(chǔ)塊)能共享相同的讀出電路，而同時(shí)保持了極好的信噪比。例如，使用Y選通方法，本發(fā)明能夠設(shè)計(jì)一個(gè)存儲(chǔ)器。該存儲(chǔ)器使用一個(gè)讀出電路支持多達(dá)16000個(gè)存儲(chǔ)單元，而且與一個(gè)讀出電路只能連接256個(gè)存儲(chǔ)單元的已有技術(shù)存儲(chǔ)器相比，它還能獲得更好的信噪比。在SRAM上使用Y選通方法時(shí)，由于位線上的負(fù)荷太小，所以不再需要使用差動(dòng)讀出放大器。
(4)使用B選通方法，讀出電路和其它外圍電路的大小不再受存儲(chǔ)單元的大小限制。在控制讀出電路的大小和位置方面，電路設(shè)計(jì)師享有更大的自由。我們?cè)谠O(shè)計(jì)實(shí)際商業(yè)產(chǎn)品方面的經(jīng)驗(yàn)表明，使用B選通方法能夠設(shè)計(jì)出的讀出電路，其靈敏性遠(yuǎn)遠(yuǎn)高出已有存儲(chǔ)器設(shè)備所用的讀出電路。因此能夠構(gòu)造實(shí)際的ESMLA產(chǎn)品，同時(shí)獲得卓越的面積效率。
通過(guò)改變電路排列方式，本發(fā)明中新穎的存儲(chǔ)體系結(jié)構(gòu)提供了極大的改善。這些改善無(wú)需對(duì)已有技術(shù)存儲(chǔ)單元或生產(chǎn)技術(shù)做任何修改即可獲得。另一方面，通過(guò)優(yōu)化已有技術(shù)存儲(chǔ)單元或生產(chǎn)技術(shù)能夠獲得更進(jìn)一步的改善。以下部分舉例說(shuō)明對(duì)已有技術(shù)靜態(tài)存儲(chǔ)器設(shè)備的修改，以驗(yàn)證本發(fā)明的幾個(gè)細(xì)節(jié)。
為了方便我們理解新穎體系結(jié)構(gòu)中為了優(yōu)化而做的潛在的修改，首先詳細(xì)說(shuō)明已有技術(shù)靜態(tài)存儲(chǔ)器設(shè)備的工作原理。圖6a)顯示了標(biāo)準(zhǔn)的六晶體管(6T)CMOS靜態(tài)存儲(chǔ)器的原理圖。6T存儲(chǔ)單元601包括六個(gè)晶體管。兩個(gè)p通道晶體管Mp0，Mp1和兩個(gè)n通道晶體管Mn0，Mn1背靠背反向連接形成了一個(gè)靜態(tài)鎖存器。Mp0和Mp1連接到存儲(chǔ)單元的電源正極CVdd。Mn0和Mn1則連接到存儲(chǔ)單元的電源負(fù)極CVss。Mp0和Mn0的漏極連接第一存儲(chǔ)節(jié)點(diǎn)CC，而Mp1和Mn1的漏極連接第二存儲(chǔ)節(jié)點(diǎn)CC#。第一存儲(chǔ)節(jié)點(diǎn)CC通過(guò)一個(gè)由字線WL控制的選通晶體管Mw連接到位線BL。第二存儲(chǔ)節(jié)點(diǎn)CC#通過(guò)由字線WL控制的另一個(gè)選通晶體管Mw#連接到第二個(gè)位線BL#。位線BL，BL#由其它若干個(gè)連接到其它字線(為簡(jiǎn)單起見圖中未畫出)的6T存儲(chǔ)單元共用。在許多存儲(chǔ)單元共享相同的位線對(duì)時(shí)，位線對(duì)BL、BL#上的負(fù)荷C、C#非常高。由于正反饋機(jī)制，那兩個(gè)背靠背的反向器形成了一個(gè)雙穩(wěn)態(tài)鎖存器。如果CC的電壓為CVdd，它將強(qiáng)制CC#的電壓停留在CVss上，反過(guò)來(lái)，CC#的電壓又將強(qiáng)制CC的電壓停留在CVdd上。如果CC的電壓為CVss，它將強(qiáng)制CC#的電壓停留在CVdd上；反過(guò)來(lái)，CC#的電壓將強(qiáng)制CC的電壓停留在CVss上。這種存儲(chǔ)機(jī)制非常穩(wěn)定。一旦字線WL關(guān)閉了選定的晶體管Mw，Mw#，存儲(chǔ)節(jié)點(diǎn)將停留在它們的初始狀態(tài)。要改變鎖存狀態(tài)，則需要使用外部電路來(lái)驅(qū)動(dòng)存儲(chǔ)節(jié)點(diǎn)CC，CC#的電壓，使其高于鎖存器的觸發(fā)電壓Vtrg。該觸發(fā)電壓Vtrg由存儲(chǔ)單元晶體管Mp0，Mn0，Mp1，Mn1的相應(yīng)驅(qū)動(dòng)能力和存儲(chǔ)單元的電源電壓CVdd，CVss來(lái)決定。位線對(duì)BL，BL#被連接至讀出電路603，以便能夠讀出存儲(chǔ)在存儲(chǔ)單元內(nèi)的數(shù)據(jù)。此例中，差動(dòng)讀出放大器SA象讀出電路那樣連接到位線對(duì)BL，BL#上。如果BL的電壓比BL#的電壓高，那么讀出放大器RD的輸出為高，同理，如果BL的電壓比BL#的電壓低，那么讀出放大器RD的輸出為低。為了將新數(shù)據(jù)寫入存儲(chǔ)器單元601中，位線對(duì)BL，BL#還要連接存儲(chǔ)器寫電路605。此例中，寫電路605受寫使能信號(hào)WR控制。在一個(gè)寫周期中，寫使能信號(hào)WR激活寫使能開關(guān)WS，WS#，這就使寫數(shù)據(jù)WD被驅(qū)動(dòng)到BL，而反相寫數(shù)據(jù)WD#被驅(qū)動(dòng)到BL#。當(dāng)寫使能信號(hào)WR沒被激活時(shí)，寫電路605與位線對(duì)BL，BL#相隔離。
圖7a中的時(shí)序圖表示了圖6a中的6T靜態(tài)存儲(chǔ)器設(shè)備的基本運(yùn)行過(guò)程。存儲(chǔ)器設(shè)備空閑時(shí)，所有的字線均未被激活。預(yù)充電電路(為簡(jiǎn)單起見，圖中未畫出將位線對(duì)充至預(yù)充電壓Vpcg。Vpcg一般情況下被設(shè)置為比電源電壓Vdd低一個(gè)門限電壓值。所有的存儲(chǔ)單元601均被鎖定在各自的初始狀態(tài)。本例中，CC位于Vdd，而CC#位于地電壓Vss。在讀周期中，字線WL被激活但是寫使能信號(hào)WR保持在未激活狀態(tài)，如圖7a所示。預(yù)充電流將轉(zhuǎn)為無(wú)效以便存儲(chǔ)單元601可以驅(qū)動(dòng)位線對(duì)BL，BL#。在字線WL被激活之后，BL#對(duì)所選通的6T單元中的存儲(chǔ)節(jié)點(diǎn)CC#充電，使其電壓升高到Vrdc。然后存儲(chǔ)單元將驅(qū)動(dòng)位線BL#，使其電壓降低，這樣讀出電路603即可檢測(cè)存儲(chǔ)單元中數(shù)據(jù)。電壓Vrdc被稱為“讀干擾電壓”。在讀周期中，相當(dāng)重要的一點(diǎn)就是要保持Vrdc始終低于存儲(chǔ)單元的觸發(fā)電壓Vtrg。如果允許Vrdc達(dá)到Vtrg，那么在存儲(chǔ)器讀操作中，存儲(chǔ)單元的狀態(tài)就可能發(fā)生意外的跳轉(zhuǎn)。在IC業(yè)界，這種問(wèn)題被稱為“讀干擾”問(wèn)題。要避免“讀干擾”問(wèn)題，電路設(shè)計(jì)人員必須仔細(xì)調(diào)整存儲(chǔ)器選通三極管Mw、Mw#和存儲(chǔ)器鎖存三極管Mp0、Mp1、Mn0和Mn1之間的相對(duì)驅(qū)動(dòng)能力，以確保在任何可能的運(yùn)行狀態(tài)下Vrdc總是小于Vtrg。在寫周期中，字線WL和寫使能信號(hào)WR均被激活，如圖7a所示。本例中，存儲(chǔ)器寫入電路605將RL驅(qū)動(dòng)為Vss，而將BL#驅(qū)動(dòng)為Vdd。寫入電路將CC存儲(chǔ)節(jié)點(diǎn)驅(qū)動(dòng)到高于Vtrg，這樣在完成寫操作之后存儲(chǔ)單元的存儲(chǔ)狀態(tài)就可以轉(zhuǎn)變?yōu)樗蟮男聽顟B(tài)。相當(dāng)重要的一點(diǎn)就是寫入電路能夠驅(qū)動(dòng)低于Vtrg的CC上的電壓。如果存儲(chǔ)節(jié)點(diǎn)CC上的電壓未提升到高于觸發(fā)電壓Vtrg，則存儲(chǔ)單元601的狀態(tài)就無(wú)法改變到所需要的狀態(tài)。在IC業(yè)界，這個(gè)問(wèn)題通常被稱為“寫入穩(wěn)定性”問(wèn)題。要避免寫入穩(wěn)定性問(wèn)題，電路設(shè)計(jì)人員必須仔細(xì)調(diào)整存儲(chǔ)器選通三極管Mw、Mw#和存儲(chǔ)器鎖存三極管Mp0、Mp1、Mn0和Mn1之間的相對(duì)驅(qū)動(dòng)能力，以確保在任何可能的運(yùn)行狀態(tài)下存儲(chǔ)狀態(tài)在寫周期內(nèi)都可以改變。在讀干擾問(wèn)題和寫入穩(wěn)定性問(wèn)題的需求之間彼此相互矛盾。通過(guò)調(diào)整存儲(chǔ)三極管的容量，可以向存儲(chǔ)單元寫入一個(gè)較高的電壓值，然而，該存儲(chǔ)單元確會(huì)因?yàn)樽x干擾問(wèn)題而無(wú)法工作。相反地，要防止讀干擾問(wèn)題，可以調(diào)整存儲(chǔ)三極管的容量以使高電壓永遠(yuǎn)也無(wú)法更改存儲(chǔ)單元的狀態(tài)。但是，這將會(huì)使高電壓無(wú)法寫入存儲(chǔ)單元。已有技術(shù)中解決該問(wèn)題的方法是通過(guò)調(diào)整存儲(chǔ)單元三極管容量使位線上的高電壓永遠(yuǎn)也不可能改變存儲(chǔ)單元的狀態(tài)。同時(shí)，通過(guò)降低該位線上的電壓來(lái)改變存儲(chǔ)單元的狀態(tài)。在將高電壓寫入CC#這種情況下，其過(guò)程首先是向CC中寫入一個(gè)低電壓，以便存儲(chǔ)鎖存器將CC#上的電壓翻轉(zhuǎn)到一個(gè)高電壓。從BL#直接向CC#寫入一個(gè)高電壓是不可能的。通過(guò)這種方式，存儲(chǔ)器設(shè)備在讀寫操作中均有極佳的穩(wěn)定性。這就是為什么已有技術(shù)中的靜態(tài)存儲(chǔ)器必須使用一對(duì)位線來(lái)支持每個(gè)寫端口的原因。在寫操作過(guò)程中，寫入數(shù)據(jù)WD和反相寫入數(shù)據(jù)WD#都必須被放到位線對(duì)BL和BL#上，而只有降到低電壓的的位線能夠改變存儲(chǔ)單元的狀態(tài)。在只有一條位線的情況下，存儲(chǔ)單元只能變化到一種狀態(tài)，而要想通過(guò)這樣一根位線將狀態(tài)改變?yōu)樾枰虼鎯?chǔ)單元寫入高電壓的狀態(tài)是不可能的。由于這些原因，現(xiàn)有寫入機(jī)制都需要一對(duì)位線，在本發(fā)明中將其稱之為“雙位線寫入”(DBLW)機(jī)制。當(dāng)位線負(fù)荷C，C#較高時(shí)，由于采用了差動(dòng)讀出放大器來(lái)提高讀出性能，所以也需要使用位線對(duì)來(lái)支持讀操作。這些需求就是為什么現(xiàn)有的靜態(tài)存儲(chǔ)器總是需要一對(duì)位線(BL和BL#)以及使用六個(gè)晶體管來(lái)支持一個(gè)單端口存儲(chǔ)器操作的原因。要支持雙端口操作，現(xiàn)有的靜態(tài)存儲(chǔ)器需要使用具有八個(gè)晶體管(8T)的存儲(chǔ)單元，如圖6b所示。這個(gè)8T單元連接有兩對(duì)位線BL1、BL1#、BL2、BL2#。其面積一般是6T單端口存儲(chǔ)單元的兩倍。眾所周知，如果位線上的負(fù)荷C、C#足夠小，則現(xiàn)有技術(shù)6T存儲(chǔ)單元601可以支持雙端口讀操作。圖6c顯示了一個(gè)按照已有技術(shù)配置的雙端口讀單端口寫(2R1W)靜態(tài)存儲(chǔ)器的原理圖該2R1W存儲(chǔ)單元621的選通晶體管Mw1、Mw2被分別連接到字線WL1、WL2上。該2R1W存儲(chǔ)單元的讀出電路623包括兩個(gè)各自獨(dú)立的讀出電路Si和Si#。第一個(gè)讀出電路Si被連接到BL，而第二個(gè)讀出電路Si#則被連接到BL#。這樣從2R1W存儲(chǔ)單元同時(shí)讀出兩組數(shù)據(jù)是可能的。由于現(xiàn)有寫入機(jī)制必須使用一對(duì)位線，所以2R1W存儲(chǔ)單元的寫入電路625與單端口存儲(chǔ)單元的相同。因此，在任意給定的時(shí)間只能執(zhí)行單端口寫操作。
本發(fā)明采用了全新的寫操作。該操作被稱為“單位線寫”(SBLW)機(jī)制。通過(guò)該操作，無(wú)論是高電壓還是低電壓均可以使用一根位線向靜態(tài)存儲(chǔ)單元寫入。同時(shí)，本發(fā)明的這種新穎的SBLW機(jī)制還可以滿足抗讀干擾的需求。在一次讀周期中，較低的電壓Vrd被加載到字線WL之上。電壓Vrd足可以激活所選的內(nèi)存單元使其支持讀操作，同時(shí)讀干擾電壓Vrdc始終保持低于觸發(fā)電壓Vtrg。在寫周期內(nèi)，較高的電壓Vwr被加載到字線WL上。這個(gè)較高的字線電壓Vwr提高了所激活的選通三極管Mw1的驅(qū)動(dòng)能力，從而可以將存儲(chǔ)節(jié)點(diǎn)CC上的電壓拉動(dòng)到高于觸發(fā)電壓Vtrg的位置。這樣，在滿足讀干擾需求的同時(shí)，使用一根位線就可以將邏輯狀態(tài)“1”和邏輯狀態(tài)“0”寫入靜態(tài)內(nèi)存單元。圖7c中的例子是用于支持圖7b中所示SBLW機(jī)制的字線驅(qū)動(dòng)器。T按照解碼后的信號(hào)DEC#，三極管MP7和MN7形成了一個(gè)驅(qū)動(dòng)器驅(qū)動(dòng)字線WL。在寫周期，由于寫信號(hào)WR為高電壓，所以三極管MP6被打開，這樣寫周期字線電壓Vwr即可加載到該字線。在讀周期，由于寫信號(hào)WR為低電壓，所以三極管MP5被打開，這樣讀周期字線電壓Vrd即可加載到該字線。圖7c中所示電路中的驅(qū)動(dòng)器需要電壓發(fā)生器以產(chǎn)生電壓Vrd和Vwr。圖7d中顯示了另外一個(gè)SBLW字線驅(qū)動(dòng)器的例子。在這個(gè)例子中，三極管MP8和MN8形成了一個(gè)驅(qū)動(dòng)器，該驅(qū)動(dòng)器按照解碼后的信號(hào)DEC#驅(qū)動(dòng)字線WL。讀周期內(nèi)，讀信號(hào)READ為高電壓，三極管Mnr導(dǎo)通，打開接地。如果字線WL電壓過(guò)高，則反饋三極管Mnf被激活，三極管Mnr和Mnf將下拉字線WL上的電壓。這樣，在讀周期內(nèi)，字線電壓由上拉三極管MP8和下拉三極管Mnr、Mnf之間的相對(duì)大小決定。在寫周期內(nèi)，信號(hào)READ為低電壓，這樣字線WL將被驅(qū)動(dòng)為滿電源電壓，該電壓值高于讀周期的字線電壓值。也可以通過(guò)控制存儲(chǔ)單元電源電壓CVdd、CVss來(lái)實(shí)現(xiàn)SBLW機(jī)制。圖7d顯示的方法在寫周期中通過(guò)降低選通的存儲(chǔ)單元的CVdd來(lái)達(dá)到單根位線的寫功能。而圖7e中顯示的SBLW機(jī)制則是在寫周期中提升選通的存儲(chǔ)單元的CVss。也可以綜合圖7b、d、e中的方法達(dá)到該目的。根據(jù)不同應(yīng)用的不同要求，圖中和所表示的電壓可能是恒量，也可能是由解碼邏輯電路控制的變量。
SBLW的另外一種執(zhí)行方式是更改有效阻抗，而不是電壓。圖7(g)中的例子說(shuō)明了這種阻抗控制機(jī)制。在這個(gè)例子中，CVss節(jié)點(diǎn)被連接到一個(gè)n通道晶體管(M7g)的漏極，其源端接地，而M7g的導(dǎo)通則由寫使能信號(hào)(WR#)控制。在讀周期內(nèi)WR#為高，M7g導(dǎo)通從而在CVss到地之間提供了一條低阻抗通路，這樣就不會(huì)發(fā)生讀干擾問(wèn)題。在寫周期內(nèi)，WR#為低，M7g關(guān)斷，CVss到地之間的通路阻抗為高；這樣即可很容易地通過(guò)存儲(chǔ)單元的單一位線更改存儲(chǔ)單元的內(nèi)容。在圖7(g)中，考慮到低頻操作時(shí)的穩(wěn)定性，還在CVdd上連接了一個(gè)常開晶體管(M8g)。這個(gè)常開晶體管既可以是p通道的，也可以是n通道的，還可以采用電阻或者電容。在多數(shù)情況下都需要使用M8g。圖7(h)中的例子則說(shuō)明了SBLW阻抗控制機(jī)制的另外一個(gè)例子，它用于CVdd節(jié)點(diǎn)。SBLW阻抗控制機(jī)制的優(yōu)點(diǎn)在于允許單電壓操作。另外也可以將阻抗控制和電壓控制機(jī)制結(jié)合起來(lái)支持SBLW操作。
在應(yīng)用SBLW技術(shù)時(shí)，讀和寫操作的執(zhí)行均通過(guò)一根位線完成，而且同時(shí)滿足讀干擾和寫穩(wěn)定性要求。圖8a是本發(fā)明中6T存儲(chǔ)器的原理圖，通過(guò)使用SBLW它支持完全獨(dú)立的雙端口操作。該雙端口存儲(chǔ)器的存儲(chǔ)單元801和讀出電路803與已有技術(shù)存儲(chǔ)單元(見圖6c)相同。通過(guò)SBLW技術(shù)，我們只需要一根位線(BL1、BL2)即可支持一個(gè)獨(dú)立的寫或者讀操作。這就使支持完全獨(dú)立的雙端口操作成為可能。這樣的雙端口存儲(chǔ)器產(chǎn)品，其尺寸大約是圖6b所示的現(xiàn)有雙端口存儲(chǔ)器的一半。對(duì)于單端口操作，我們無(wú)需再使用六個(gè)三極管。圖8b中顯示了本發(fā)明中一個(gè)具有五個(gè)三極管(5T)的單端口靜態(tài)存儲(chǔ)器。本存儲(chǔ)器只需要一個(gè)位線BLO即可支持所有操作。本產(chǎn)品尺寸較現(xiàn)有技術(shù)單端口靜態(tài)存儲(chǔ)器要降低20％-40％對(duì)于其它多端口應(yīng)用，只需再添加一條位線、一條字線以及一個(gè)選通三極管即可構(gòu)建多端口存儲(chǔ)器。圖8c顯示了一個(gè)使用本發(fā)明的4個(gè)讀端口4個(gè)寫端口(4R4W)靜態(tài)存儲(chǔ)器。
雖然此處圖示并且闡述了一些有關(guān)本發(fā)明的特定實(shí)例，但是對(duì)于精通技術(shù)的人員來(lái)說(shuō)，完全可以進(jìn)行其它修改或者變更。例如，SBLW技術(shù)也可應(yīng)用于具有四個(gè)三極管(4T)的存儲(chǔ)單元或者NMOS存儲(chǔ)單元。圖8d例示的是采用了本發(fā)明的一個(gè)四晶體管雙電阻(3T2R)單端口存儲(chǔ)器。圖8e例示的是采用了本發(fā)明的一個(gè)5晶體管NMOS單端口存儲(chǔ)器。圖8f例示的是采用了本發(fā)明的一個(gè)四晶體管雙電阻NMOS雙端口存儲(chǔ)器。圖8g例示的是采用了本發(fā)明的一個(gè)六晶體管NMOS雙端口存儲(chǔ)器。對(duì)于位線負(fù)荷極大的情況，支持各個(gè)讀端口的讀放大器可以使用差動(dòng)類型。在這種情況下，可能需要一對(duì)位線用于支持讀端口，而使用一根位線支持寫端口。圖8h例示的存儲(chǔ)器有一個(gè)讀端口和兩個(gè)寫端口(1R2W)。圖8i中顯示了一個(gè)很有意思的例子，它是一個(gè)采用了本發(fā)明的雙端口存儲(chǔ)器，該存儲(chǔ)器的兩個(gè)端口均有垂直的數(shù)據(jù)通路。該設(shè)備支持按行輸出列和按列輸出行這兩種存儲(chǔ)器操作。
除了在速度、功耗以及面積等方面的大幅度提高之外，采用了本發(fā)明的存儲(chǔ)器產(chǎn)品還具有另外一些優(yōu)勢(shì)。在比例劃分均勻的多層結(jié)構(gòu)中，通過(guò)使用B選通方式，采用了本發(fā)明的靜態(tài)存儲(chǔ)器設(shè)備在底層總是具有極低的位線負(fù)荷。即使總存儲(chǔ)非常大也無(wú)需使用小信號(hào)差動(dòng)讀出。對(duì)于采用了本發(fā)明的靜態(tài)存儲(chǔ)器而言，可以使用諸如反相器等簡(jiǎn)單的邏輯電路作為讀出電路。存儲(chǔ)器設(shè)備將工作在邏輯信號(hào)電壓，這樣就大幅度地降低了它的噪聲靈敏度。SBLW機(jī)制不但把位線數(shù)目降低了50％，而且有助于提高設(shè)備的穩(wěn)定性。已有技術(shù)靜態(tài)存儲(chǔ)器只能通過(guò)調(diào)整晶體管容量來(lái)達(dá)到讀干擾和寫穩(wěn)定性要求。因此，現(xiàn)有的靜態(tài)存儲(chǔ)器對(duì)制造中的波動(dòng)較為敏感。SBLW機(jī)制使用電壓控制讀干擾和寫穩(wěn)定性問(wèn)題。與控制制造參數(shù)相比，這種機(jī)制要遠(yuǎn)為容易。這樣，所生產(chǎn)出的存儲(chǔ)器產(chǎn)品的可靠性就得到了大幅度的提高。通過(guò)這種方式設(shè)計(jì)出來(lái)的存儲(chǔ)器，沒有敏感的電路元件，沒有競(jìng)爭(zhēng)狀態(tài)，并且也無(wú)需使用諸如計(jì)時(shí)器等復(fù)雜的控制機(jī)制。因此，采用了本項(xiàng)發(fā)明的靜態(tài)存儲(chǔ)器模塊與現(xiàn)有技術(shù)寄存器堆技術(shù)一樣快、也一樣健壯，同時(shí)其面積小于現(xiàn)有技術(shù)6T靜態(tài)存儲(chǔ)器設(shè)備。
使用了這樣的存儲(chǔ)器作為嵌入式存儲(chǔ)器，則無(wú)需再把存儲(chǔ)陣列看成一個(gè)不可分割的單位。圖9例示了一個(gè)集成電路，其中的嵌入式存儲(chǔ)模塊采用了本發(fā)明技術(shù)。存儲(chǔ)器模塊按照本發(fā)明的結(jié)構(gòu)組織，如圖9下部的放大部分905所示。與圖3所示的現(xiàn)有技術(shù)存儲(chǔ)模塊301、309不同，采用了本發(fā)明的存儲(chǔ)模塊具有極好的噪聲耐量，在平面圖中，它可以將邏輯電路903與存儲(chǔ)組件901混合。邏輯電路903可以在不同的層次上與多層存儲(chǔ)器交互以獲得優(yōu)良的性能。邏輯電路也能夠使用驅(qū)動(dòng)器907連接到存儲(chǔ)器數(shù)據(jù)通路，以此機(jī)制實(shí)現(xiàn)與集成電路中其它模塊之間的通信。邏輯信號(hào)還能夠穿過(guò)存儲(chǔ)模塊到達(dá)其它電路。存儲(chǔ)模塊再也不是通信中的障礙了。存儲(chǔ)器和邏輯電路的擺放和信號(hào)連接可由“擺放和畫線”CAD工具自動(dòng)優(yōu)化，其方法與已有“擺放和畫線”工具相同。
雖然此處圖示并且闡述了一些有關(guān)本發(fā)明的特定實(shí)例，但是業(yè)界人士知道可以有許多改變與修正。因此，可將本申請(qǐng)案的權(quán)利要求解釋成涵蓋在本發(fā)明原始精神與領(lǐng)域下的所有改變與修正。
權(quán)利要求
1.一個(gè)包含復(fù)數(shù)個(gè)存儲(chǔ)塊MB(i)的存儲(chǔ)器設(shè)備，其中i＝1，2，3，...N，N為正整數(shù)；每一個(gè)存儲(chǔ)塊又由復(fù)數(shù)個(gè)存儲(chǔ)單元組成，其中每一個(gè)所述存儲(chǔ)塊均包含復(fù)數(shù)個(gè)字線WL(i，j)和位線BL(i，k)，用于訪問(wèn)所述存儲(chǔ)單元，此處j＝1，2，3...J，k＝1，2，3...K，J和K均為正整數(shù)。并且所述存儲(chǔ)器設(shè)備還包含有復(fù)數(shù)個(gè)讀出設(shè)備WS(k)，k＝1，2，3，...K，連接各個(gè)WS(k)以便能夠檢測(cè)各個(gè)存儲(chǔ)塊MB(i)中的位線BL(i，k)上存儲(chǔ)單元中儲(chǔ)存的數(shù)據(jù)。
2.權(quán)利要求1中所述存儲(chǔ)器設(shè)備還包括復(fù)數(shù)個(gè)字線區(qū)塊選通線WBS(i)，i＝1，2，3，...，N，每一條選通線連接到一個(gè)所述存儲(chǔ)塊MB(i)，i＝1，2，3，...，N，用于選擇性地激活存儲(chǔ)塊MB(Is)中的所述字線WS(Is，j)，其中Is為一個(gè)小于或者等于N的正整數(shù)。
3.權(quán)利要求1中所述存儲(chǔ)器設(shè)備還包括復(fù)數(shù)個(gè)區(qū)塊選通開關(guān)BSS(i)，i＝1，2，3，...，N。每個(gè)開關(guān)均連接所述位線B(i，k)和所述讀出設(shè)備WS(i，k)，用于感應(yīng)來(lái)自于所選存儲(chǔ)塊中位線B(Is，k)的區(qū)塊選通激活信號(hào)，此處k＝1，2，3，...K，其中Is為一個(gè)小于或者等于N的正整數(shù)。
4.權(quán)利要求1中所述存儲(chǔ)器設(shè)備還包括復(fù)數(shù)個(gè)一級(jí)組位線GBL1(k)，任何一個(gè)所述位線BL(i，k)都連接到相應(yīng)的一級(jí)組位線6BL1(k)，其中i＝1，2，3，...，N，k＝1，2，3，...K。
5.權(quán)利要求4中所述存儲(chǔ)器設(shè)備還包括(M-1)級(jí)別的組位線，由GBL(m，k)表示，其中m＝2，3，4，...M，k＝1，2，3，...K，并且M是一個(gè)大于或者等于2的正整數(shù)。所述各個(gè)一級(jí)組位線GBL1(k)被連接到一個(gè)相應(yīng)的組位線GBL(m，k)。
6.權(quán)利要求4中所述存儲(chǔ)器設(shè)備還包括復(fù)數(shù)個(gè)區(qū)塊選通開關(guān)BSS(i)，i＝1，2，3，...，N。每個(gè)開關(guān)均連接所述位線B(i，k)和所述讀出設(shè)備WS(i，k)，用于感應(yīng)來(lái)自于所選存儲(chǔ)塊中位線B(Is，k)的區(qū)塊選通激活信號(hào)，此處k＝1，2，3，...K，其中Is為一個(gè)小于或者等于N的正整數(shù)。
7.權(quán)利要求5中所述存儲(chǔ)器設(shè)備還包括復(fù)數(shù)個(gè)區(qū)塊選通開關(guān)BSS(i)，i＝1，2，3，...，N。每個(gè)開關(guān)均連接所述第M級(jí)組位線GBL(M，k)和所述讀出設(shè)備WS(i，k)，用于感應(yīng)來(lái)自于所選存儲(chǔ)塊MB(Is)中位線B(Is，k)的區(qū)塊選通激活信號(hào)，此處k＝1，2，3，...K，其中Is為一個(gè)小于或者等于N的正整數(shù)。
8.權(quán)利要求1中的存儲(chǔ)器設(shè)備所述復(fù)數(shù)個(gè)存儲(chǔ)單元中的任何一個(gè)都是動(dòng)態(tài)隨機(jī)存儲(chǔ)(DRAM)單元。
9.權(quán)利要求1中的存儲(chǔ)器設(shè)備所述復(fù)數(shù)個(gè)存儲(chǔ)單元中的任何一個(gè)都是靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元。
10.權(quán)利要求1中的存儲(chǔ)器設(shè)備所述復(fù)數(shù)個(gè)存儲(chǔ)單元中的任何一個(gè)都是可擦除可編程只讀存儲(chǔ)(EPROM)單元。
11.權(quán)利要求1中的存儲(chǔ)器設(shè)備所述復(fù)數(shù)個(gè)存儲(chǔ)單元中的任何一個(gè)都是磁隨機(jī)存儲(chǔ)(MRAM)單元。
12.半導(dǎo)體存儲(chǔ)陣列由復(fù)數(shù)個(gè)存儲(chǔ)單元組成。其中，所述每一個(gè)存儲(chǔ)單元都被連接到一條位線和一條字線，用于從所述存儲(chǔ)單元中讀出或者向其寫入數(shù)據(jù)信號(hào)。此處的存儲(chǔ)陣列還包括一個(gè)電源，用于提供存儲(chǔ)單元高低電壓。讀電壓和寫電壓表示將與所述高低電壓相關(guān)的讀和寫電壓加載到字線上，從而分別從所述存儲(chǔ)單元讀出或者向其寫入所述數(shù)據(jù)信號(hào)。其中所述的讀電壓與寫電壓不同。
13.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列此處所述電源將維持存儲(chǔ)單元的高低電壓，所述寫電壓和讀電壓分別表示將較高的寫電壓或者較低的讀電壓加載到所述的字線上。
14.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列所述寫電壓和所述讀電壓表示將同一電壓加載到所述字線上，其目的是寫入或者讀出所述數(shù)據(jù)信號(hào)。當(dāng)所述寫電壓將所述寫電壓加載到所述字線上時(shí)，所述電源將受控以在寫周期中提供較低的高電壓。
15.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列所述寫電壓和所述讀電壓表示將同一電壓加載到所述字線上，其目的是寫入或者讀出所述數(shù)據(jù)信號(hào)。當(dāng)所述寫電壓將所述寫電壓加載到所述字線上時(shí)，所述電源將受控以在寫周期中提供較高的低電壓。
16.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列所述寫電壓和所述讀電壓表示將同一電壓加載到所述字線上，其目的是寫入或者讀出所述數(shù)據(jù)信號(hào)。當(dāng)所述讀電壓將所述讀電壓加載到所述字線上時(shí)，所述電源將受控以在讀周期中提供較高的高電壓。
17.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列所述寫電壓和所述讀電壓表示將同一電壓加載到所述字線上，其目的是寫入或者讀出所述數(shù)據(jù)信號(hào)。當(dāng)所述讀電壓將所述讀電壓加載到所述字線上時(shí)，所述電源將受控以在讀周期中提供較低的低電壓。
18.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列任何一個(gè)所述存儲(chǔ)單元均連接有一根單獨(dú)的位線。該位線用于將一個(gè)高電壓或者低電壓的數(shù)據(jù)位寫入所述存儲(chǔ)單元。
19.權(quán)利要求12中的半導(dǎo)體存儲(chǔ)陣列任何一個(gè)所述存儲(chǔ)單元均連接有一根單獨(dú)的位線，據(jù)此從所述存儲(chǔ)單元中讀出或者向其寫入一個(gè)數(shù)據(jù)位。
20.一個(gè)五晶體管靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；并且第五個(gè)晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單位線執(zhí)行單端口讀寫操作。
21.一個(gè)六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第五個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；并且第六個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作。
22.一個(gè)八晶體管四端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第五個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；第六個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作；第七個(gè)晶體管將所述靜態(tài)鎖存器與第三根字線和第三根位線連接，通過(guò)所述第三根位線執(zhí)行第三個(gè)端口的讀寫操作；第八個(gè)晶體管將所述靜態(tài)鎖存器與第四根字線和第四根位線連接，通過(guò)所述第四根位線執(zhí)行第四個(gè)端口的讀寫操作；
23.一個(gè)三晶體管雙電阻(3T2R)靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括兩個(gè)晶體管和兩個(gè)電阻連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；并且第三個(gè)晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單位線執(zhí)行單端口讀寫操作。
24.一個(gè)五晶體管靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括四個(gè)NMOS晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；并且第五個(gè)NMOS晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單根位線執(zhí)行單端口讀寫操作。
25.一個(gè)四晶體管雙電阻(4T2R)雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元包括兩個(gè)晶體管和兩個(gè)電阻連接為反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第三個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；并且第四個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作。
26.在權(quán)利要求21中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元所述六晶體管為NMOS晶體管。
27.在權(quán)利要求21中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元所述第五個(gè)晶體管將所述靜態(tài)鎖存器與所述第一根字線和所述第一根位線連接，通過(guò)所述第一根位線執(zhí)行所述第一個(gè)端口的讀寫操作；第六個(gè)晶體管將所述靜態(tài)鎖存器與所述第二根字線和所述第二根位線連接，通過(guò)所述第二根位線執(zhí)所述行第二個(gè)端口的讀寫操作；并且所述第一位線和第二位線被連接到一個(gè)單獨(dú)的讀端口，以使用所述第一和第二位線執(zhí)行讀操作。
28.在權(quán)利要求21中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元所述第一和第二字線以及所述第一和第二位線被組織為第一對(duì)字線和位線基本沿第一個(gè)方向布置，第二對(duì)字線和位線基本沿第二個(gè)方向布置。
29.一個(gè)半導(dǎo)體存儲(chǔ)陣列包含復(fù)數(shù)個(gè)存儲(chǔ)單元。其中每一個(gè)所述存儲(chǔ)單元都被連接到一條位線和一條字線以能夠從所述存儲(chǔ)單元讀出或者向其寫入一個(gè)數(shù)據(jù)信號(hào)。所述存儲(chǔ)陣列還包括電源，用于提供存儲(chǔ)單元高低電壓；讀電壓和寫電壓表示將與所述高低電壓相關(guān)的讀和寫電壓加載到字線上，從而分別從所述存儲(chǔ)單元讀出或者向其寫入所述數(shù)據(jù)信號(hào)。其中所述的讀電壓與寫電壓不同；并且任何所述位線均被連接到一個(gè)單獨(dú)的讀出電路上，該電路以邏輯信號(hào)讀出電壓運(yùn)行，這樣存儲(chǔ)器信號(hào)讀取就不會(huì)受到邏輯電路噪聲的干擾。
30.權(quán)利聲明30中的半導(dǎo)體存儲(chǔ)器陣列所述信號(hào)讀出電路包含一個(gè)反相器。
31.集成電路包括一個(gè)存儲(chǔ)陣列，包括復(fù)數(shù)個(gè)存儲(chǔ)單元，其中每一個(gè)所述存儲(chǔ)單元都被連接到一條位線和一條字線以能夠從所述存儲(chǔ)單元讀出或者向其寫入一個(gè)數(shù)據(jù)信號(hào)；任何所述位線均被連接到一個(gè)單獨(dú)的讀出電路上，該電路以邏輯信號(hào)讀出電壓運(yùn)行，這樣存儲(chǔ)器信號(hào)讀取就不會(huì)受到邏輯電路噪聲的干擾；緊鄰所述存儲(chǔ)陣列布置有一個(gè)邏輯電路陣列。
32.一個(gè)存儲(chǔ)器設(shè)備包含復(fù)數(shù)個(gè)存儲(chǔ)陣列組的分層結(jié)構(gòu)。其中每一個(gè)所述陣列組至少有一個(gè)存儲(chǔ)陣列，每個(gè)存儲(chǔ)陣列包含復(fù)數(shù)個(gè)存儲(chǔ)單元，其中存儲(chǔ)單元C(i，j)映射到相應(yīng)的存儲(chǔ)陣列A(i+1，k)，這里i＝1，2，3，...N，其中N是一個(gè)正整數(shù)，表示所述層次級(jí)別的編號(hào)，這里j＝1，2，3，...M，其中M是一個(gè)正數(shù)，表示所述存儲(chǔ)陣列組的第i層次級(jí)別中的、位于所述存儲(chǔ)陣列的所述存儲(chǔ)單元編號(hào)，k＝1，2，3，...M，這樣，任何一個(gè)位于所述第i層次級(jí)別中的所述存儲(chǔ)單元(i，j)均被映射到相應(yīng)的存儲(chǔ)陣列A(i+1，k)，該陣列是位于第i+1層次級(jí)別上所述存儲(chǔ)陣列組中的一個(gè)存儲(chǔ)陣列。
33.一個(gè)半導(dǎo)體存儲(chǔ)器陣列，包含復(fù)數(shù)個(gè)存儲(chǔ)單元。其中每一個(gè)所述存儲(chǔ)單元均被連接到一條位線和一條字線，以能夠從所述存儲(chǔ)單元讀出或者向其寫入數(shù)據(jù)信號(hào)。所述存儲(chǔ)陣列還包括一個(gè)電源，用于提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓；以及一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
34.權(quán)利要求2中的半導(dǎo)體存儲(chǔ)器陣列還包括一個(gè)讀/寫電壓電路，用于在讀和寫周期內(nèi)為連接到所述存儲(chǔ)單元的所述字線提供單一的讀/寫字線激活電壓。
35.權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器陣列，其中所述讀/寫阻抗電路，由寫使能信號(hào)控制，用于調(diào)整所述阻抗，以便在讀周期內(nèi)產(chǎn)生較低的CVss，并且在寫周期內(nèi)產(chǎn)生較高的CVss。
36.權(quán)利要求2中的半導(dǎo)體存儲(chǔ)器陣列還包括一個(gè)讀/寫電壓電路，用于在讀和寫周期內(nèi)為連接到所述存儲(chǔ)單元的所述字線提供單一的讀/寫字線激活電壓。
37.權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器陣列，其中所述讀/寫阻抗電路，由寫使能信號(hào)控制，用于調(diào)整所述阻抗，以便在讀周期內(nèi)產(chǎn)生較高的CVdd，并且在寫周期內(nèi)產(chǎn)生較低的CVdd。
38.權(quán)利要求5中的半導(dǎo)體存儲(chǔ)器陣列還包括一個(gè)讀/寫電壓電路，用于在讀和寫周期內(nèi)為連接到所述存儲(chǔ)單元的所述字線提供單一的讀/寫字線激活電壓。
39.權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器陣列還包括一個(gè)讀電壓電路和一個(gè)寫電壓電路，用于向所述字線加載兩個(gè)不同的電壓，以便向所述存儲(chǔ)單元寫入或者從中讀出所述數(shù)據(jù)信號(hào)。
40.權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器陣列，其中每一個(gè)所述存儲(chǔ)單元均分別連接有一條位線，用于向所述存儲(chǔ)單元寫入一個(gè)高電壓或者低電壓數(shù)據(jù)位。
41.權(quán)利要求1中的半導(dǎo)體存儲(chǔ)器陣列，其中每一個(gè)所述存儲(chǔ)單元均分別連接有一條位線，分別用于從所述存儲(chǔ)單元讀出以及向其寫入一個(gè)數(shù)據(jù)位。
42.一個(gè)五晶體管靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第五個(gè)晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單根位線執(zhí)行單端口讀寫操作；并且一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
43.一個(gè)六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第五個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；第六個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作；并且一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
44.一個(gè)八晶體管四端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括四個(gè)晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第五個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；第六個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作；第七個(gè)晶體管將所述靜態(tài)鎖存器與第三根字線和第三根位線連接，通過(guò)所述第三根位線執(zhí)行第三個(gè)端口的讀寫操作；第八個(gè)晶體管將所述靜態(tài)鎖存器與第四根字線和第四根位線連接，通過(guò)所述第四根位線執(zhí)行第四個(gè)端口的讀寫操作；并且一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
45.一個(gè)三晶體管雙電阻(3T2R)靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括兩個(gè)晶體管和兩個(gè)電阻連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；并且第三個(gè)晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單位線執(zhí)行單端口讀寫操作。一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
46.一個(gè)五晶體管靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括四個(gè)NMOS晶體管連接為背對(duì)背的反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；并且第五個(gè)NMOS晶體管將所述靜態(tài)鎖存器與一根字線和一根位線連接，通過(guò)所述單根位線執(zhí)行單端口讀寫操作。一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
47.一個(gè)四晶體管雙電阻(4T2R)雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，連接到一個(gè)電源以提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓，包括兩個(gè)晶體管和兩個(gè)電阻連接為反相器，在此形成一個(gè)可存儲(chǔ)一位數(shù)據(jù)的靜態(tài)鎖存器；第三個(gè)晶體管將所述靜態(tài)鎖存器與第一根字線和第一根位線連接，通過(guò)所述第一根位線執(zhí)行第一個(gè)端口的讀寫操作；并且第四個(gè)晶體管將所述靜態(tài)鎖存器與第二根字線和第二根位線連接，通過(guò)所述第二根位線執(zhí)行第二個(gè)端口的讀寫操作。一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。
48.權(quán)利要求12中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，其中所述六個(gè)晶體管為NMOS晶體管。
49.權(quán)利要求12中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，其中所述第五個(gè)晶體管將所述靜態(tài)鎖存器與所述第一根字線和所述第一根位線連接，通過(guò)所述第一根位線執(zhí)行所述第一個(gè)端口的讀寫操作；所述第六個(gè)晶體管將所述靜態(tài)鎖存器與所述第二根字線和所述第二根位線連接，通過(guò)所述第二根位線執(zhí)行所述第二個(gè)端口的讀寫操作；并且所述第一根位線和第二根位線被連接到一個(gè)單獨(dú)的讀端口，以使用所述第一根和第二根位線執(zhí)行讀操作。
50.權(quán)利要求12中的六晶體管雙端口靜態(tài)隨機(jī)存儲(chǔ)(SRAM)單元，其中所述第一根和第二根字線以及所述第一根和第二根位線被組織為第一對(duì)字線和位線基本沿第一個(gè)方向走線，第二對(duì)字線和位線基本沿第二個(gè)方向走線。
51.一個(gè)半導(dǎo)體存儲(chǔ)器陣列，包含復(fù)數(shù)個(gè)存儲(chǔ)單元。其中各個(gè)所述存儲(chǔ)單元均分別被連接到一條位線和一條字線以分別從所述存儲(chǔ)單元讀出或者向其寫入一個(gè)數(shù)據(jù)信號(hào)。所述存儲(chǔ)器陣列還包括一個(gè)電源，用于提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓；一個(gè)讀/寫阻抗調(diào)整電路，連接在所述電源和所述存儲(chǔ)單元之間，用于調(diào)整所述讀/寫阻抗調(diào)整電路的阻抗，以便在讀和寫周期內(nèi)提供不同的所述CVss和CVdd電壓。各條所述位線均被連接到一個(gè)信號(hào)讀出電路，該電路可在邏輯信號(hào)讀出電平下運(yùn)行，這樣存儲(chǔ)器信號(hào)讀取就不會(huì)受到邏輯電路噪聲的干擾。
52.權(quán)利聲明20中的半導(dǎo)體存儲(chǔ)器陣列，其中所述信號(hào)讀出電路包含一個(gè)反相器。
53.權(quán)利聲明20中的半導(dǎo)體存儲(chǔ)器陣列還包括一個(gè)讀電壓電路和一個(gè)寫電壓電路，用于將與所述高低電壓相關(guān)的讀和寫電壓加載到所述字線，從而分別從所述存儲(chǔ)單元讀出或者向其寫入所述數(shù)據(jù)信號(hào)；并且
54.集成電路(IC)包括一個(gè)存儲(chǔ)器陣列，包括復(fù)數(shù)個(gè)存儲(chǔ)單元，其中每一個(gè)所述存儲(chǔ)單元均被連接到一條位線和一條字線，以便從所述存儲(chǔ)單元讀出或者向其寫入一個(gè)數(shù)據(jù)信號(hào)；一個(gè)電源，用于向各個(gè)所述存儲(chǔ)單元提供分別由CVss和CVdd表示的存儲(chǔ)單元高低電壓；并且所述電源用于在讀寫周期內(nèi)提供不同的所述CVss和CVdd電壓；任何所述位線均被連接到一個(gè)信號(hào)讀出電路，該電路可在邏輯信號(hào)讀出電平下運(yùn)行，這樣存儲(chǔ)器信號(hào)讀取就不會(huì)受到邏輯電路噪聲的干擾；緊鄰所述存儲(chǔ)器陣列布置有一個(gè)邏輯電路陣列。
全文摘要
通過(guò)采用均比多層結(jié)構(gòu)(ESMLA)，同時(shí)使用塊選通排列，可以實(shí)現(xiàn)高性能的存儲(chǔ)器設(shè)備。通過(guò)單位線寫入機(jī)制，我們可以將靜態(tài)存儲(chǔ)器設(shè)備的位線數(shù)量減少50％。所生產(chǎn)的存儲(chǔ)器設(shè)備，其速度可與寄存器堆相同，但其面積卻小于已有技術(shù)條件下的高密度存儲(chǔ)器設(shè)備。在未來(lái)的集成電路制造技術(shù)中，這種存儲(chǔ)器結(jié)構(gòu)的比例變化方式也確保了該存儲(chǔ)器設(shè)備的速度可以與邏輯電路相同的速度增長(zhǎng)。
文檔編號(hào)G11C11/419GK1421861SQ02104498
公開日2003年6月4日 申請(qǐng)日期2002年3月25日 優(yōu)先權(quán)日2001年11月26日
發(fā)明者蕭正杰 申請(qǐng)人:蕭正杰