專利名稱：存儲多位的數(shù)據(jù)的非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲器，更詳細(xì)地說，涉及在1個(gè)存儲單元中存儲2位以上的數(shù)據(jù)的非易失性半導(dǎo)體存儲器。
作為快速存儲器(flash memory)的大容量化技術(shù)，可舉出微細(xì)加工技術(shù)和多值存儲技術(shù)。在此，所謂多值存儲技術(shù)，是使1個(gè)存儲單元存儲2位以上的數(shù)據(jù)的技術(shù)，該技術(shù)被認(rèn)為隨著將來向著大容量化進(jìn)展會成為重要的技術(shù)。
在使1個(gè)存儲單元存儲2位的數(shù)據(jù)的多值存儲型的快速存儲器中，為了從1個(gè)存儲單元讀出數(shù)據(jù)，要對字線多次供給讀出電壓，為了將數(shù)據(jù)寫入存儲單元中，要多次供給寫入電壓。因而，與在1個(gè)存儲單元中存儲1位的數(shù)據(jù)的類型的快速存儲器相比，在第1次訪問及寫入方面花費(fèi)的時(shí)間多。
Nozoe等在“用于大規(guī)模存儲的應(yīng)用的具有2MB/sec編程速率的256MB多電平快速存儲器”ISSCC 1999，Digest of TechnicalPapers，pp.110-111中公開了使1個(gè)存儲單元存儲2位的數(shù)據(jù)的4值快速存儲器。各存儲單元為了存儲2位的數(shù)據(jù)而有選擇地保持4種電平。該快速存儲器具備對字線有選擇地施加2.4V、3.2V或4.0V的電壓的字譯碼器；配置在存儲單元陣列的中央并與兩側(cè)的位線對連接的讀出鎖存電路；配置在存儲單元陣列的一側(cè)并與位線對連接的高位數(shù)據(jù)鎖存電路；以及配置在存儲單元陣列的另一側(cè)并與位線對連接的低位數(shù)據(jù)鎖存電路。將對字線施加2.4V的電壓由此而在位線對中讀出的數(shù)據(jù)先鎖存在讀出鎖存電路中，接著通過位線對傳送到高位數(shù)據(jù)鎖存電路中。將對字線施加3.2V的電壓由此而在位線對中讀出的數(shù)據(jù)先鎖存在讀出鎖存電路中，接著通過位線對傳送到低位數(shù)據(jù)鎖存電路中。將對字線施加4.0V的電壓由此而在位線對中讀出的數(shù)據(jù)鎖存在讀出鎖存電路中。接著，進(jìn)行由讀出鎖存電路鎖存的數(shù)據(jù)與由高位數(shù)據(jù)鎖存電路鎖存的數(shù)據(jù)的“異或”運(yùn)算，將其結(jié)果重新寫入高位數(shù)據(jù)鎖存電路中。最后，將由高位數(shù)據(jù)鎖存電路和低位數(shù)據(jù)鎖存電路鎖存的數(shù)據(jù)作為2位的讀出數(shù)據(jù)來輸出。
由于上述的快速存儲器通過位線對來傳送數(shù)據(jù)，或?yàn)榱诉M(jìn)行“異或”運(yùn)算而使用位線對，故存在讀出時(shí)間變長、功耗增大的問題。此外，還存在下述問題將這樣的使1個(gè)存儲單元存儲2位的數(shù)據(jù)的4值快速存儲器展開為使1個(gè)存儲單元存儲3位的數(shù)據(jù)的8值快速存儲器或使1個(gè)存儲單元存儲4位的數(shù)據(jù)的16值快速存儲器等是困難的。
本發(fā)明的目的在于提供一種能減少在讀出、寫入方面花費(fèi)的時(shí)間的非易失性半導(dǎo)體存儲器。
按照本發(fā)明的非易失性半導(dǎo)體存儲器具備存儲單元陣列；多條字線；多個(gè)位線對；字線驅(qū)動器；讀出鎖存電路組；(2n-1)個(gè)數(shù)據(jù)鎖存電路組；以及讀出數(shù)據(jù)變換電路。存儲單元陣列具有配置成行和列的、各自存儲n(n是2以上的整數(shù))位的數(shù)據(jù)的多個(gè)存儲單元。多條字線以行來配置，各條字線與配置在對應(yīng)的行上的存儲單元的控制柵連接。多個(gè)位線對以列來配置，各個(gè)位線對與配置在對應(yīng)的列上的存儲單元的漏極連接。字線驅(qū)動器在讀出時(shí)對字線有選擇地供給(2n-1)種讀出電壓。讀出鎖存電路組鎖存多個(gè)位線對的數(shù)據(jù)。在字線驅(qū)動器對字線供給(2n-1)種讀出電壓中的對應(yīng)的1種時(shí)，數(shù)據(jù)鎖存電路組的對應(yīng)的一組鎖存由讀出鎖存電路組鎖存的數(shù)據(jù)。讀出數(shù)據(jù)變換電路將由數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)變換為n位的數(shù)據(jù)后讀出。
在上述非易失性半導(dǎo)體存儲器中，由于設(shè)置了(2n-1)個(gè)數(shù)據(jù)鎖存電路組，故讀出數(shù)據(jù)變換電路可變換為n位的數(shù)據(jù)而不使用位線對或存儲單元陣列內(nèi)的晶體管。由此，可減少在讀出來自存儲單元的數(shù)據(jù)時(shí)花費(fèi)的時(shí)間。
較為理想的是，上述非易失性半導(dǎo)體存儲器還具備寫入數(shù)據(jù)變換電路和寫入電路。(2n-1)個(gè)數(shù)據(jù)鎖存電路組分別鎖存(2n-1)位的數(shù)據(jù)。寫入數(shù)據(jù)變換電路將應(yīng)寫入存儲單元中的數(shù)據(jù)變換為表示是否供給(2n-1)種寫入電壓的(2n-1)位的數(shù)據(jù)。寫入電路根據(jù)由(2n-1)個(gè)數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)對存儲單元供給(2n-1)種寫入電壓。
在上述非易失性半導(dǎo)體存儲器中，由于數(shù)據(jù)鎖存電路組鎖存(2n-1)位的數(shù)據(jù)，故寫入數(shù)據(jù)變換電路可進(jìn)行數(shù)據(jù)變換而不使用位線對或存儲單元陣列內(nèi)的晶體管。由此，可減少在向存儲單元寫入數(shù)據(jù)時(shí)花費(fèi)的時(shí)間。
較為理想的是，上述多個(gè)位線對以開放形結(jié)構(gòu)來配置。上述讀出鎖存電路組在與多個(gè)位線對垂直的方向上配置成1列。上述數(shù)據(jù)鎖存電路組在與多個(gè)位線對垂直的方向上配置成1列。讀出鎖存電路組與數(shù)據(jù)鎖存電路組互相鄰接。
在上述非易失性半導(dǎo)體存儲器中，由于多個(gè)位線對以開放形結(jié)構(gòu)來配置，故可將讀出鎖存電路組和數(shù)據(jù)鎖存電路組在與多個(gè)位線對垂直的方向上配置成1列。再者，由于讀出鎖存電路組與數(shù)據(jù)鎖存電路組互相鄰接，故可實(shí)現(xiàn)整個(gè)電路的高集成化。
較為理想的是，上述多個(gè)位線對包含以折疊形結(jié)構(gòu)配置的多個(gè)第1位線對和多個(gè)第2位線對。在行方向上交替地配置多個(gè)第1位線對和多個(gè)第2位線對。與第1位線對的每一個(gè)對應(yīng)的讀出鎖存電路組和數(shù)據(jù)鎖存電路組在多個(gè)第1位線對的一側(cè)在列方向上配置成1列。與第2位線對的每一個(gè)對應(yīng)的讀出鎖存電路組和數(shù)據(jù)鎖存電路組在多個(gè)第2位線對的一側(cè)且在與多個(gè)第1位線對的一側(cè)相反的一側(cè)在列方向上配置成1列。
在上述非易失性半導(dǎo)體存儲器中，可避免讀出鎖存電路組和數(shù)據(jù)鎖存電路組集中于中央部分，布局變得困難的問題，同時(shí)可實(shí)現(xiàn)整個(gè)電路的高集成化。
較為理想的是，上述字線驅(qū)動器對與應(yīng)改寫數(shù)據(jù)的存儲單元對應(yīng)的字線供給讀出電壓。上述寫入電路在供給寫入電壓之前擦除應(yīng)改寫數(shù)據(jù)的存儲單元的數(shù)據(jù)。
在上述非易失性半導(dǎo)體存儲器中，可改寫數(shù)據(jù)而不進(jìn)行使用位線對或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。
較為理想的是，上述字線驅(qū)動器對與應(yīng)進(jìn)行附加寫入的存儲單元對應(yīng)的字線供給讀出電壓。上述非易失性半導(dǎo)體存儲器還具備附加寫入數(shù)據(jù)變換電路。附加寫入數(shù)據(jù)變換電路將在供給了讀出電壓時(shí)由數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)和應(yīng)寫入應(yīng)進(jìn)行附加寫入的存儲單元中的數(shù)據(jù)變換為(2n-1)位的數(shù)據(jù)。
在上述非易失性半導(dǎo)體存儲器中，可進(jìn)行附加寫入而不進(jìn)行使用位線對或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。
較為理想的是，上述非易失性半導(dǎo)體存儲器還具備恢復(fù)讀出數(shù)據(jù)變換電路?；謴?fù)讀出數(shù)據(jù)變換電路在數(shù)據(jù)不正常地寫入存儲單元時(shí)將由數(shù)據(jù)鎖存電路組鎖存的(2n-1)位的數(shù)據(jù)變換為n位的數(shù)據(jù)。
在上述非易失性半導(dǎo)體存儲器中，可進(jìn)行恢復(fù)讀出而不進(jìn)行使用位線對或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。
圖1是示出本發(fā)明的實(shí)施例1的快速存儲器的整體結(jié)構(gòu)的框圖。
圖2是示出圖1中示出的存儲單元陣列、讀出鎖存電路組、數(shù)據(jù)鎖存電路組的配置的圖。
圖3是示出圖1和圖2中示出的存儲單元陣列、讀出鎖存電路組、數(shù)據(jù)鎖存電路組的配置的圖。
圖4是示出存儲單元中存儲的2位數(shù)據(jù)、存儲單元的閾值以及讀出電壓的關(guān)系的圖。
圖5是示出圖1中示出的讀出數(shù)據(jù)變換電路的結(jié)構(gòu)的框圖。
圖6是示出讀出數(shù)據(jù)變換電路的輸入與輸出的對應(yīng)關(guān)系的圖。
圖7是示出圖1中示出的寫入數(shù)據(jù)變換電路的結(jié)構(gòu)的框圖。
圖8是示出被寫入的2位數(shù)據(jù)的高位比特及低位比特與傳送到數(shù)據(jù)鎖存電路中的數(shù)據(jù)的對應(yīng)關(guān)系的圖。
圖9是示出圖1中示出的附加寫入數(shù)據(jù)變換電路的結(jié)構(gòu)的框圖。
圖10是示出由數(shù)據(jù)鎖存電路鎖存的數(shù)據(jù)、以及2位數(shù)據(jù)的高位比特和低位比特，與輸出數(shù)據(jù)的對應(yīng)關(guān)系的圖。
圖11是示出圖1中示出的恢復(fù)讀出數(shù)據(jù)變換電路的結(jié)構(gòu)的框圖。
圖12是示出與實(shí)施例7的多個(gè)位線對的每一個(gè)對應(yīng)地設(shè)置的讀出鎖存電路、數(shù)據(jù)鎖存電路的結(jié)構(gòu)的圖。
以下，參照附圖詳細(xì)地說明本發(fā)明的實(shí)施例。再有，對于圖中相同或相當(dāng)?shù)牟糠指揭韵嗤挠浱?，不重?fù)其說明。圖1是示出本發(fā)明的實(shí)施例1的快速存儲器的整體結(jié)構(gòu)的框圖。參照圖1，該快速存儲器是在1個(gè)存儲單元中存儲2位(4值)的數(shù)據(jù)的多值存儲型快速存儲器，具備存儲單元陳列1；地址緩沖器2；行譯碼器3；列譯碼器4；字線驅(qū)動器5；電壓控制電路6；讀出鎖存電路組7；數(shù)據(jù)鎖存電路組8-10；主放大器電路11；控制電路12；讀出數(shù)據(jù)變換電路13；寫入數(shù)據(jù)變換電路14；附加寫入數(shù)據(jù)變換電路15；恢復(fù)讀出數(shù)據(jù)變換電路16；指令譯碼器17以及數(shù)據(jù)輸入輸出電路18。
存儲單元陳列1包含配置成行和列的多個(gè)存儲單元MC、配置成行的多條字線WL和配置成列的多個(gè)位線對BL。再有，在此代表性地示出了1個(gè)存儲單元MC、字線WL和位線對BL。地址緩沖器2根據(jù)外部地址信號EAD生成內(nèi)部地址信號。行譯碼器3根據(jù)內(nèi)部地址信號選擇對應(yīng)的行(字線)。列譯碼器4根據(jù)內(nèi)部地址信號選擇對應(yīng)的列。字線驅(qū)動器5對由行譯碼器3選擇的字線供給來自電壓控制電路6的電壓。電壓控制電路6有選擇地對字線驅(qū)動器5供給讀出電壓VRD1-VRD3。讀出鎖存電路組7鎖存在位線對BL上讀出的數(shù)據(jù)。在此，之所以稱為讀出鎖存電路組，是因?yàn)榘c多個(gè)位線對對應(yīng)地設(shè)置的多個(gè)讀出鎖存電路。數(shù)據(jù)鎖存電路組8-10鎖存來自讀出鎖存電路組7或主放大器電路11的數(shù)據(jù)。在此，之所以稱為數(shù)據(jù)鎖存電路組，是因?yàn)榘c多個(gè)讀出鎖存電路對應(yīng)地設(shè)置的、鎖存來自讀出鎖存電路的數(shù)據(jù)的多個(gè)數(shù)據(jù)鎖存電路。主放大器電路11對來自數(shù)據(jù)鎖存電路組8-10的數(shù)據(jù)進(jìn)行放大，傳送到讀出數(shù)據(jù)變換電路13或恢復(fù)讀出數(shù)據(jù)變換電路16，對來自寫入數(shù)據(jù)變換電路14或附加寫入數(shù)據(jù)變換電路15的數(shù)據(jù)進(jìn)行放大，傳送到數(shù)據(jù)鎖存電路組8-10?？刂齐娐?2控制電壓控制電路6、讀出鎖存電路組7、讀出數(shù)據(jù)變換電路13、寫入數(shù)據(jù)變換電路14、附加寫入數(shù)據(jù)變換電路15、恢復(fù)讀出數(shù)據(jù)變換電路16。讀出數(shù)據(jù)變換電路13將來自讀出鎖存電路組8-10的3位的數(shù)據(jù)變換為2位的讀出數(shù)據(jù)。寫入數(shù)據(jù)變換電路14將2位的寫入數(shù)據(jù)變換為3位的數(shù)據(jù)。指令譯碼器17根據(jù)外部控制信號，將讀、寫、擦除等指令信號供給地址緩沖器2、控制電路12、數(shù)據(jù)輸入輸出電路18。數(shù)據(jù)輸入輸出電路18從變換電路13、16輸出讀出數(shù)據(jù)Dout，或?qū)懭霐?shù)據(jù)Din輸入變換電路14、15中。
圖2是示出與圖1中示出的多個(gè)位線對的每一個(gè)對應(yīng)地設(shè)置的讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的結(jié)構(gòu)的圖。參照圖2，該位線對以開放形結(jié)構(gòu)來配置，由在讀出鎖存電路SL的一側(cè)在列方向上配置的位線BLR、在另一側(cè)配置的位線BLL構(gòu)成。這樣，由于位線對以開放形結(jié)構(gòu)來配置，故可將讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3在列方向上以一列鄰接地配置。讀出鎖存電路SL通過晶體管T1與位線BLR連接，通過晶體管T14與位線BLL連接。數(shù)據(jù)鎖存電路dl1與讀出鎖存電路SL鄰接地配置，通過晶體管T4、T5與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl1還通過晶體管T2與輸入輸出線IOR1連接，通過晶體管T3與輸入輸出線IOL1連接。數(shù)據(jù)鎖存電路dl2與數(shù)據(jù)鎖存電路dl1鄰接地配置，通過晶體管T8、T9與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl2還通過晶體管T6與輸入輸出線IOR2連接，通過晶體管T7與輸入輸出線IOL2連接。數(shù)據(jù)鎖存電路dl3與數(shù)據(jù)鎖存電路dl2鄰接地配置，通過晶體管T12、T13與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl3還通過晶體管T10與輸入輸出線IOR3連接，通過晶體管T11與輸入輸出線IOL3連接。晶體管T1根據(jù)信號BLIR而導(dǎo)通(ON)/關(guān)斷(OFF)。晶體管T14根據(jù)信號BLIL而導(dǎo)通/關(guān)斷。晶體管T2、T3、T6、T7、T10、T11根據(jù)信號YG而導(dǎo)通/關(guān)斷。晶體管T4、T5根據(jù)信號TR1而導(dǎo)通/關(guān)斷。晶體管T8、T9根據(jù)信號TR2而導(dǎo)通/關(guān)斷。晶體管T12、T13根據(jù)信號TR3而導(dǎo)通/關(guān)斷。
圖3是示出圖1和圖2中示出的存儲單元陣列1、讀出鎖存電路組7、數(shù)據(jù)鎖存電路組8-10的配置的圖。如上所述，該存儲單元陣列的多個(gè)位線對BL以開放形結(jié)構(gòu)來配置。即，1個(gè)位線對以在讀出鎖存電路組7中包含的對應(yīng)的讀出鎖存電路為中心由在一側(cè)在列方向上配置的位線BLR、在另一側(cè)在列方向上配置的位線BLL構(gòu)成。將存儲單元陣列1分割為存儲器板MR、ML。存儲器板MR包含配置成行的多條字線WL、配置成列的多條位線BLR和配置成行和列的多個(gè)存儲單元。存儲器板ML包含配置成行的多條字線WL、配置成列的多條位線BLL和配置成行和列的多個(gè)存儲單元。讀出鎖存電路組7中包含的多個(gè)讀出鎖存電路SL在與位線對垂直的方向、即行方向上以一列來配置。因而，讀出鎖存電路組7如圖3中所示，在垂直于位線BLR、BLL的方向上來配置。數(shù)據(jù)鎖存電路組8中包含的多個(gè)數(shù)據(jù)鎖存電路dl1在與位線對垂直的方向、即行方向上以一列來配置。因而，數(shù)據(jù)鎖存電路組8如圖3中所示，與讀出鎖存電路組7鄰接，在垂直于位線BLR、BLL的方向上來配置。數(shù)據(jù)鎖存電路組9中包含的多個(gè)數(shù)據(jù)鎖存電路dl2在與位線對垂直的方向、即行方向上以一列來配置。因而，數(shù)據(jù)鎖存電路組9如圖3中所示，與數(shù)據(jù)鎖存電路組8鄰接，在垂直于位線BLR、BLL的方向上來配置。數(shù)據(jù)鎖存電路組10中包含的多個(gè)數(shù)據(jù)鎖存電路dl3在與位線對垂直的方向、即行方向上以一列來配置。因而，數(shù)據(jù)鎖存電路組10如圖3中所示，與數(shù)據(jù)鎖存電路組9鄰接，在垂直于位線BLR、BLL的方向上來配置。
這樣，在本實(shí)施例1中，由于將位線對作成開放形結(jié)構(gòu)，故可在中央鄰接地配置讀出鎖存電路組7、數(shù)據(jù)鎖存電路組8-10。由此，可謀求整個(gè)電路的高集成化。再有，讀出鎖存電路組7、數(shù)據(jù)鎖存電路組8-10鄰接順序不限于圖3中所示的順序。在實(shí)施例2中，說明在實(shí)施例1的快速存儲器中在1個(gè)存儲單元中存儲的2位數(shù)據(jù)的讀出。
圖4是示出存儲單元中存儲的2位數(shù)據(jù)、存儲單元的閾值Vth以及讀出電壓VRD1-VRD3的關(guān)系的圖。在此，簡單地說明對于存儲單元的2位數(shù)據(jù)的寫入/讀出。參照圖4，在使存儲單元存儲2位數(shù)據(jù)“11”時(shí)，將該存儲單元設(shè)為閾值Vth1的狀態(tài)。在使存儲單元存儲2位數(shù)據(jù)“10”時(shí)，將該存儲單元設(shè)為閾值Vth2的狀態(tài)。在使存儲單元存儲2位數(shù)據(jù)“00”時(shí)，將該存儲單元設(shè)為閾值Vth3的狀態(tài)。在使存儲單元存儲2位數(shù)據(jù)“01”時(shí)，將該存儲單元設(shè)為閾值Vth4的狀態(tài)。即，如果存儲單元的閾值是Vth1，則在該存儲單元中寫入了2位數(shù)據(jù)“11”，如果存儲單元的閾值是Vth2，則在該存儲單元中寫入了2位數(shù)據(jù)“10”，如果存儲單元的閾值是Vth3，則在該存儲單元中寫入了2位數(shù)據(jù)“00”，如果存儲單元的閾值是Vth4，則在該存儲單元中寫入了2位數(shù)據(jù)“01”。在此，將寫入了2位數(shù)據(jù)“11”的狀態(tài)設(shè)為擦除狀態(tài)。這樣，在讀出寫入到存儲單元中的數(shù)據(jù)時(shí)，對存儲單元的控制柵供給讀出電壓。首先，供給讀出電壓VRD1。此時(shí)，如果寫入到存儲單元中的數(shù)據(jù)是“11”，則該存儲單元變成導(dǎo)通，位線的電壓變化。讀出鎖存電路檢測出這一點(diǎn)。在寫入到存儲單元中的數(shù)據(jù)是“11”以外的數(shù)據(jù)時(shí)，電流不流過存儲單元，位線的電壓不變化。其次，供給讀出電壓VRD2。此時(shí)，如果寫入到存儲單元中的數(shù)據(jù)是“11”或“10”，則該存儲單元變成導(dǎo)通，位線的電壓變化。讀出鎖存電路檢測出這一點(diǎn)。在寫入到存儲單元中的數(shù)據(jù)是“00”或“01”時(shí)，電流不流過存儲單元，位線的電壓不變化。其次，供給讀出電壓VRD3。此時(shí)，如果寫入到存儲單元中的數(shù)據(jù)是“11”或“10”或“00”，則該存儲單元變成導(dǎo)通，位線的電壓變化。讀出鎖存電路檢測出這一點(diǎn)。在寫入到存儲單元中的數(shù)據(jù)是“01”時(shí)，電流不流過存儲單元，位線的電壓不變化。以上，利用3次的讀出電壓的供給的結(jié)果，決定寫入到存儲單元中的數(shù)據(jù)。
圖5是示出圖1中示出的讀出數(shù)據(jù)變換電路13的結(jié)構(gòu)的框圖。參照圖5，讀出數(shù)據(jù)變換電路13包含倒相器21、23和“異或”電路22。倒相器IV21將由數(shù)據(jù)鎖存電路dl2鎖存的數(shù)據(jù)DL2反轉(zhuǎn)，將其作為高位比特?cái)?shù)據(jù)U輸出。“異或”電路22輸出由數(shù)據(jù)鎖存電路dl1鎖存的數(shù)據(jù)DL1與由數(shù)據(jù)鎖存電路dl3鎖存的數(shù)據(jù)DL3的“異或”運(yùn)算值。倒相器23將“異或”電路22的輸出反轉(zhuǎn)，將其作為低位比特?cái)?shù)據(jù)L輸出。圖6中示出讀出數(shù)據(jù)變換電路13的輸入DL1-DL3與輸出U、L的對應(yīng)關(guān)系。
其次，說明圖1-圖3中示出的快速存儲器的1個(gè)存儲單元中存儲的2位數(shù)據(jù)的讀出。
在此，以讀出存儲單元中存儲的2位數(shù)據(jù)“00”的情況為例進(jìn)行說明。參照圖3，假定該存儲單元是存儲器板MR中包含的存儲單元。
參照圖2，將位線BLR預(yù)充電到1V，將位線BLL預(yù)充電到0.5V。利用圖1中示出的字線驅(qū)動器5，對配置了讀出數(shù)據(jù)的存儲單元的字線供給讀出電壓VRD1。讀出電壓VRD1是圖4中示出的大小。因而，該存儲單元不導(dǎo)通，圖2中示出的位線BLR維持1V。以下，參照圖2，信號BLIR、BLIL變成激活，晶體管T1、T14變成導(dǎo)通。在讀出鎖存電路SL中鎖存數(shù)據(jù)“1”。然后，信號BLIR、BLIL變成非激活，晶體管T1、T14變成關(guān)斷。其次，信號TR1變成激活，晶體管T4、T5導(dǎo)通。由此，由讀出鎖存電路SL鎖存的數(shù)據(jù)“1”被鎖存到數(shù)據(jù)鎖存電路dl1中。其后，信號TR1變成非激活，晶體管T4、T5關(guān)斷。
參照圖2，將位線BLR預(yù)充電到1V，將位線BLL預(yù)充電到0.5V。其次，利用圖1中示出的字線驅(qū)動器5，對配置了讀出數(shù)據(jù)的存儲單元的字線供給讀出電壓VRD2。讀出電壓VRD2是圖4中示出的大小。因而，該存儲單元不導(dǎo)通，圖2中示出的位線BLR維持1V。以下，參照圖2，信號BLIR、BLIL變成激活，晶體管T1、T14導(dǎo)通。在讀出鎖存電路SL中鎖存數(shù)據(jù)“1”。然后，信號BLIR、BLIL變成非激活，晶體管T1、T14關(guān)斷。其次，信號TR2變成激活，晶體管T8、T9導(dǎo)通。由此，由讀出鎖存電路SL鎖存的數(shù)據(jù)“1”被鎖存到數(shù)據(jù)鎖存電路dl2中。其后，信號TR1變成非激活，晶體管T8、T9關(guān)斷。
參照圖2，將位線BLR預(yù)充電到1V，將位線BLL預(yù)充電到0.5V。其次，利用圖1中示出的字線驅(qū)動器5，對配置了讀出數(shù)據(jù)的存儲單元的字線供給讀出電壓VRD3。讀出電壓VRD3是圖4中示出的大小。因而，該存儲單元導(dǎo)通，圖2中示出的位線BLR的電壓下降。以下，參照圖2，信號BLIR、BLIL變成激活，晶體管T1、T14導(dǎo)通。在讀出鎖存電路SL中鎖存數(shù)據(jù)“0”。然后，信號BLIR、BLIL變成非激活，晶體管T1、T14關(guān)斷。其次，信號TR3變成激活，晶體管T12、T13導(dǎo)通。由此，由讀出鎖存電路SL鎖存的數(shù)據(jù)“0”被鎖存到數(shù)據(jù)鎖存電路dl3中。其后，信號TR3變成非激活，晶體管T12、T13關(guān)斷。
其次，參照圖2，信號YG變成激活，晶體管T2、T3、T6、T7、T10、T11導(dǎo)通。將由數(shù)據(jù)鎖存電路dl1鎖存的數(shù)據(jù)傳送到輸入輸出線對IOR1、IOL1上，將由數(shù)據(jù)鎖存電路dl2鎖存的數(shù)據(jù)傳送到輸入輸出線對IOR2、IOL2上，由數(shù)據(jù)鎖存電路dl3鎖存的數(shù)據(jù)傳送到輸入輸出線對IOR3、IOL3上。傳送到輸入輸出線對IOR1-IOR3、IOL1-IOL3上的數(shù)據(jù)由圖1中示出的主放大器電路11放大，傳送到讀出數(shù)據(jù)變換電路13。由于到讀出數(shù)據(jù)變換電路1 3的輸入的DL1是“1”、DL2是“1”、DL3是“0”，故將2位數(shù)據(jù)“00”作為輸出數(shù)據(jù)Dout輸出到輸出連接端(pad)上。
如上所述，在本實(shí)施例2中，由讀出鎖存電路SL鎖存的讀出數(shù)據(jù)不通過位線而供給到數(shù)據(jù)鎖存電路dl1-dl3。再者，由數(shù)據(jù)鎖存電路dl1-dl3鎖存的數(shù)據(jù)DL1-DL3由讀出數(shù)據(jù)變換電路13變換為2位的讀出數(shù)據(jù)。這樣，由于不必進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理，故可實(shí)現(xiàn)讀出時(shí)間的高速化，可降低功耗。
再者，即使在將來增加多值的數(shù)目的情況下(例如，在使1個(gè)存儲單元存儲4位或8位的數(shù)據(jù)那樣的情況)，也可通過只增加數(shù)據(jù)鎖存電路的數(shù)目來與之對應(yīng)。在實(shí)施例3中，說明在實(shí)施例1的快速存儲器中，對1個(gè)存儲單元寫入2位數(shù)據(jù)的情況。
圖7是示出圖1中示出的寫入數(shù)據(jù)變換電路14的結(jié)構(gòu)的框圖。參照圖7，寫入數(shù)據(jù)變換電路14包含“與”(AND)電路31、倒相器32和“與非”(NAND)電路33。“與”電路31輸出2位數(shù)據(jù)的高位比特U與低位比特L的“與”運(yùn)算值。將“與”電路31的輸出傳送到數(shù)據(jù)鎖存電路dl1。倒相器IV32將2位數(shù)據(jù)的高位比特U反轉(zhuǎn)?！芭c非”電路33輸出倒相器32的輸出與2位數(shù)據(jù)的低位比特L的“與非”運(yùn)算值。將“與非”電路33的輸出傳送到數(shù)據(jù)鎖存電路dl3。寫入數(shù)據(jù)變換電路14還將2位數(shù)據(jù)的高位比特U傳送到數(shù)據(jù)鎖存電路dl2。
在圖8中示出被寫入的2位數(shù)據(jù)的高位比特U及低位比特L與傳送到數(shù)據(jù)鎖存電路dl1-dl3中的數(shù)據(jù)DL1-DL3的對應(yīng)關(guān)系的圖。
其次，說明對于存儲單元的數(shù)據(jù)的寫入。在此，假定選擇了圖3中示出的存儲器板MR。
(1)利用寫入數(shù)據(jù)變換電路14將從外部輸入的2位數(shù)據(jù)U、L變換為3位的數(shù)據(jù)DL1-DL3。在數(shù)據(jù)DL1-DL3被主放大器電路11放大后，從圖2中示出的輸入輸出線IOL1-IOL3一側(cè)分別被輸入到數(shù)據(jù)鎖存電路dl1-dl3而被鎖存。
(2)將由數(shù)據(jù)鎖存電路dl1鎖存的數(shù)據(jù)DL1傳送到讀出鎖存電路SL中而被鎖存。
(3)將“10”的電平寫入由讀出鎖存電路SL鎖存的數(shù)據(jù)為“0”的位線上。
(4)進(jìn)行是否將“10”的電平寫入到存儲單元中的檢驗(yàn)。將“1”置于與被寫入了的存儲單元對應(yīng)的讀出鎖存電路SL中，在讀出鎖存電路SL的數(shù)據(jù)中有“0”的情況下，返回到(3)。
(5)將由數(shù)據(jù)鎖存電路dl2鎖存的數(shù)據(jù)DL2鎖存在讀出鎖存電路SL中。
(6)將“00”的電平寫入讀出鎖存電路SL的數(shù)據(jù)為“0”的位線上。
(7)進(jìn)行是否將“00”的電平寫入到存儲單元中的檢驗(yàn)。將“1”置于被寫入了的存儲單元中，在讀出鎖存電路SL的數(shù)據(jù)中有“0”的情況下，返回到(6)。
(8)將由數(shù)據(jù)鎖存電路dl3鎖存的數(shù)據(jù)DL3鎖存在讀出鎖存電路SL中。
(9)將“01”的電平寫入讀出鎖存電路SL的數(shù)據(jù)為“0”的位線上。
(10)進(jìn)行是否將“01”的電平寫入到存儲單元中的檢驗(yàn)。將“1”置于被寫入了的單元的讀出鎖存電路SL中，在讀出鎖存電路SL的數(shù)據(jù)中有“0”的情況下，返回到(9)。
如上所述，在本實(shí)施例3中，由于設(shè)置了寫入數(shù)據(jù)變換電路14、數(shù)據(jù)鎖存電路dl1-dl3，故可將2位的數(shù)據(jù)寫入到存儲單元中而不進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。故可實(shí)現(xiàn)寫入時(shí)間的高速化，可降低功耗。
再者，即使在將來增加多值的數(shù)目的情況下(例如，在使1個(gè)存儲單元存儲4位或8位的數(shù)據(jù)那樣的情況)，也可通過只增加數(shù)據(jù)鎖存電路的數(shù)目來與之對應(yīng)。在實(shí)施例4中，說明在實(shí)施例1的快速存儲器中的存儲單元的數(shù)據(jù)的改寫。在此，假定選擇了圖3中示出的存儲器板MR。
(1)與實(shí)施例2中所示的情況相同，從存儲單元將數(shù)據(jù)讀出到數(shù)據(jù)鎖存電路dl1-dl3中。
(2)進(jìn)行將從外部輸入的數(shù)據(jù)寫入到上述數(shù)據(jù)鎖存電路dl1-dl3的地址中的運(yùn)算處理，以便寫入到數(shù)據(jù)鎖存電路dl1-dl3中。
(3)擦除存儲單元中的數(shù)據(jù)。
(4)與實(shí)施例3中所示的情況相同，對存儲單元寫入各自的電平。
如上所述，在本實(shí)施例4中，可進(jìn)行改寫而不進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。因而，可實(shí)現(xiàn)讀出時(shí)間的高速化，可降低功耗。
再者，即使在將來增加多值的數(shù)目的情況下(例如，在使1個(gè)存儲單元存儲4位或8位的數(shù)據(jù)那樣的情況)，也可通過只增加數(shù)據(jù)鎖存電路的數(shù)目來與之對應(yīng)。在實(shí)施例5中，說明在實(shí)施例1的快速存儲器中的附加寫入。
圖9是示出圖1中示出的附加寫入數(shù)據(jù)變換電路15的結(jié)構(gòu)的框圖。參照圖9，附加寫入數(shù)據(jù)變換電路15包括“與”電路41、43、46；倒相器42、44、45；以及“或非”電路47。倒相器42將由數(shù)據(jù)鎖存電路dl1鎖存的數(shù)據(jù)DL1反轉(zhuǎn)?！芭c”電路41輸出2位數(shù)據(jù)的高位比特U、低位比特L、倒相器42的輸出的“與”運(yùn)算值。將“與”電路41的輸出定為數(shù)據(jù)DL11。倒相器44將由數(shù)據(jù)鎖存電路dl2鎖存的數(shù)據(jù)DL2反轉(zhuǎn)?！芭c”電路43輸出2位數(shù)據(jù)的高位比特U、倒相器44的輸出的“與”運(yùn)算值。將“與”電路43的輸出定為數(shù)據(jù)DL21。倒相器45將2位數(shù)據(jù)的高位比特U反轉(zhuǎn)?！芭c”電路46輸出倒相器45的輸出、2位數(shù)據(jù)的低位比特L的“與”運(yùn)算值?！盎蚍恰彪娐?7輸出“與”電路46的輸出與由數(shù)據(jù)鎖存電路dl3鎖存的數(shù)據(jù)DL3的“或非”運(yùn)算值。將“或非”電路47的輸出定為數(shù)據(jù)DL31。
圖10是示出由數(shù)據(jù)鎖存電路dl1-dl3鎖存的數(shù)據(jù)DL1-DL3、以及2位數(shù)據(jù)的高位比特U、低位比特L、與輸出數(shù)據(jù)DL11-DL31的對應(yīng)關(guān)系的圖。
其次，說明對于存儲單元的附加寫入。在此，假定選擇了圖3中示出的存儲器板MR。
(1)與實(shí)施例2中所示的情況相同，在數(shù)據(jù)鎖存電路dl1-dl3上讀出數(shù)據(jù)。
(2)根據(jù)由數(shù)據(jù)鎖存電路dl1-dl3鎖存的數(shù)據(jù)DL1-DL3、被輸入的2位數(shù)據(jù)的高位比特U和低位比特L，利用附加寫入數(shù)據(jù)變換電路15進(jìn)行運(yùn)算處理，生成數(shù)據(jù)DL11-DL31。
(3)將DL11鎖存到數(shù)據(jù)鎖存電路dl1中，將DL21鎖存到數(shù)據(jù)鎖存電路dl2中，將DL31鎖存到數(shù)據(jù)鎖存電路dl3中。
(4)較弱地擦除存儲單元。
(5)與實(shí)施例3中所示的情況相同，對存儲單元分別寫入各自的電平。
如上所述，在本實(shí)施例5中，可進(jìn)行附加寫入而不進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。因而，可實(shí)現(xiàn)讀出時(shí)間的高速化，可降低功耗。
再者，即使在將來增加多值的數(shù)目的情況下(例如，在使1個(gè)存儲單元存儲4位或8位的數(shù)據(jù)那樣的情況)，也可通過只增加數(shù)據(jù)鎖存電路的數(shù)目來與之對應(yīng)。在實(shí)施例6中，說明實(shí)施例1的快速存儲器中的恢復(fù)讀出。
圖11是示出圖1中示出的恢復(fù)讀出數(shù)據(jù)變換電路16的結(jié)構(gòu)的框圖。參照圖11，恢復(fù)讀出數(shù)據(jù)變換電路16包含倒相器51、52、54和“異或”電路53。倒相器51將由數(shù)據(jù)鎖存電路dl2鎖存的數(shù)據(jù)DL2反轉(zhuǎn)。倒相器52將倒相器51的輸出反轉(zhuǎn)。將倒相器52的輸出定為2位數(shù)據(jù)的高位比特U。“異或”電路53輸出由數(shù)據(jù)鎖存電路dl1鎖存的數(shù)據(jù)DL1與由數(shù)據(jù)鎖存電路dl3鎖存的數(shù)據(jù)DL3的“異或”運(yùn)算值。倒相器54將“異或”電路53的輸出反轉(zhuǎn)。將倒相器54的輸出定為2位數(shù)據(jù)的低位比特L。
其次，說明恢復(fù)讀出。在此，假定選擇了圖3中示出的存儲器板MR。
在發(fā)生了寫入錯(cuò)誤時(shí)，將由數(shù)據(jù)鎖存電路d11-dl3鎖存的數(shù)據(jù)DL1-DL3輸入到上述的恢復(fù)讀出數(shù)據(jù)變換電路16中，進(jìn)行運(yùn)算處理，將其結(jié)果的2位數(shù)據(jù)輸出到輸出連接端上。
如上所述，在本實(shí)施例6中，可進(jìn)行恢復(fù)讀出而不進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。因而，可實(shí)現(xiàn)讀出時(shí)間的高速化，可降低功耗。
再者，即使在將來增加多值的數(shù)目的情況下(例如，在使1個(gè)存儲單元存儲4位或8位的數(shù)據(jù)那樣的情況)，也可通過只增加數(shù)據(jù)鎖存電路的數(shù)目來與之對應(yīng)。在圖2和圖3中示出的結(jié)構(gòu)中，存在多個(gè)讀出鎖存電路SL、多個(gè)數(shù)據(jù)鎖存電路dl1、dl2、dl3集中在中央部分，布局變得困難的問題。本實(shí)施例7的目的在于解決該問題。
圖12是示出與實(shí)施例7的多個(gè)位線對的每一個(gè)對應(yīng)地設(shè)置的讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的結(jié)構(gòu)的圖。參照圖12，多個(gè)位線對包含以折疊形結(jié)構(gòu)配置的多個(gè)位線對BL1，/BL1和BL2，/BL2。在圖中只示出了1組位線對BL1，/BL1，BL2，/BL2，但可在行方向上交替地配置多個(gè)位線對BL1，/BL1和多個(gè)位線對BL2，/BL2。與多個(gè)位線對BL1，/BL1的每一個(gè)相對應(yīng)，設(shè)置另一個(gè)讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3。將這些電路在位線對BL1，/BL1的一側(cè)在列方向上配置成一列。與多個(gè)位線對BL2，/BL2的每一個(gè)相對應(yīng)，設(shè)置讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3。將這些電路在位線對BL2，/BL2的一側(cè)且在與位線對BL1，/BL1對應(yīng)地設(shè)置讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的一側(cè)相反的一側(cè)在列方向上配置成一列。
其次，說明與位線對BL1，/BL1對應(yīng)地設(shè)置的讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的連接關(guān)系。
讀出鎖存電路SL通過晶體管T1與位線對BL1，/BL1連接。數(shù)據(jù)鎖存電路dl3與讀出鎖存電路SL鄰接地配置，通過晶體管T12、T13與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl3還通過晶體管T10與輸入輸出線I03連接，通過晶體管T11與輸入輸出線/I03連接。數(shù)據(jù)鎖存電路dl2與數(shù)據(jù)鎖存電路dl3鄰接地配置，通過晶體管T8、T9與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl2還通過晶體管T6與輸入輸出線I02連接，通過晶體管T7與輸入輸出線/I02連接。數(shù)據(jù)鎖存電路dl1與數(shù)據(jù)鎖存電路dl2鄰接地配置，通過晶體管T4、T5與讀出鎖存電路SL連接。數(shù)據(jù)鎖存電路dl1還通過晶體管T2與輸入輸出線I01連接，通過晶體管T3與輸入輸出線/I01連接。晶體管T1根據(jù)信號BLI1而導(dǎo)通/關(guān)斷。晶體管T2、T3、T6、T7、T10、T11根據(jù)信號YG而導(dǎo)通/關(guān)斷。晶體管T4、T5根據(jù)信號TR1而導(dǎo)通/關(guān)斷。晶體管T8、T9根據(jù)信號TR2而導(dǎo)通/關(guān)斷。晶體管T12、T13根據(jù)信號TR3而導(dǎo)通/關(guān)斷。
關(guān)于與位線對BL2，/BL2對應(yīng)地設(shè)置的讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的連接關(guān)系，也與有關(guān)上述的位線對BL1，/BL1的情況相同。
對于位線對BL1，/BL1，BL2，/BL2的每一個(gè)，在列方向上配置其源和漏共同地被連接的并列形態(tài)的多個(gè)存儲單元MC。并列形態(tài)的多個(gè)存儲單元MC的共同地被連接的漏通過晶體管Qs1與對應(yīng)的位線連接。共同地被連接的源通過晶體管Qs2與接地點(diǎn)或負(fù)電壓連接。
如上所述，在本實(shí)施例7中，在行方向上交替地配置以折疊形結(jié)構(gòu)被配置的多個(gè)位線對BL1，/BL1和BL2，/BL2。與多個(gè)位線對BL1，/BL1的每一個(gè)相對應(yīng)，將讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3在位線對BL1，/BL1的一側(cè)在列方向上配置成一列。與多個(gè)位線對BL2，/BL2的每一個(gè)相對應(yīng)，將讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3在位線對BL2，/BL2的一側(cè)且在與位線對BL1，/BL1對應(yīng)地設(shè)置讀出鎖存電路SL、數(shù)據(jù)鎖存電路dl1-dl3的一側(cè)相反的一側(cè)在列方向上配置成一列。
因而，可避免多個(gè)讀出鎖存電路SL、多個(gè)數(shù)據(jù)鎖存電路dl1、dl2、dl3集中在中央部分，布局變得困難的問題，同時(shí)可實(shí)現(xiàn)整個(gè)電路的高集成化。
再有，可明白，在如以上那樣構(gòu)成的快速存儲器中，也與實(shí)施例2至實(shí)施例6中所示的情況相同，可進(jìn)行讀出、寫入、改寫、附加寫入、恢復(fù)讀出而不進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理。
在上述實(shí)施例1至7中，舉出使1個(gè)存儲單元存儲2位的數(shù)據(jù)的4值快速存儲器為例，但本發(fā)明可適用于使1個(gè)存儲單元存儲n(n是2以上的整數(shù))位的數(shù)據(jù)的2n值非易失性半導(dǎo)體存儲器。在使1個(gè)存儲單元存儲3位的數(shù)據(jù)的8值存儲器中，設(shè)置7個(gè)數(shù)據(jù)鎖存電路組即可，在使1個(gè)存儲單元存儲4位的數(shù)據(jù)的16值存儲器中，設(shè)置15個(gè)數(shù)據(jù)鎖存電路組即可?？傊?，在使1個(gè)存儲單元存儲n位的數(shù)據(jù)的2n值存儲器中，設(shè)置(2n-1)個(gè)數(shù)據(jù)鎖存電路組即可。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，其特征在于，具備存儲單元陣列，具有配置成行和列的、各自存儲n(n是2以上的整數(shù))位的數(shù)據(jù)的多個(gè)存儲單元；多條字線，以行來配置，各條字線與配置在對應(yīng)的行上的存儲單元的控制柵連接；多個(gè)位線對，以列來配置，各個(gè)位線對與配置在對應(yīng)的列上的存儲單元的漏連接；字線驅(qū)動器，在讀出時(shí)對上述字線有選擇地供給(2n-1)種讀出電壓；讀出鎖存電路組，鎖存上述多個(gè)位線對的數(shù)據(jù)；(2n-1)個(gè)數(shù)據(jù)鎖存電路組，在上述字線驅(qū)動器對上述字線供給上述(2n-1)種讀出電壓中的對應(yīng)的1種時(shí)，數(shù)據(jù)鎖存電路組的對應(yīng)的一組鎖存由上述讀出鎖存電路組鎖存的數(shù)據(jù)；以及讀出數(shù)據(jù)變換電路，將由上述數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)變換為上述n位的數(shù)據(jù)后讀出。
2.如權(quán)利要求1中所述的非易失性半導(dǎo)體存儲器，其特征在于上述非易失性半導(dǎo)體存儲器還具備寫入數(shù)據(jù)變換電路，該電路將應(yīng)寫入上述存儲單元中的數(shù)據(jù)變換為表示是否供給(2n-1)種寫入電壓的(2n-1)位的數(shù)據(jù)，上述(2n-1)個(gè)數(shù)據(jù)鎖存電路組分別鎖存上述(2n-1)位的數(shù)據(jù)，上述非易失性半導(dǎo)體存儲器還具備寫入電路，該電路根據(jù)由上述(2n-1)個(gè)數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)對上述存儲單元供給上述(2n-1)種寫入電壓。
3.如權(quán)利要求2中所述的非易失性半導(dǎo)體存儲器，其特征在于上述寫入電路從低的一方開始按順序供給上述(2n-1)種寫入電壓。
4.如權(quán)利要求1中所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個(gè)位線對以開放形結(jié)構(gòu)來配置，上述讀出鎖存電路組在與上述多個(gè)位線對垂直的方向上配置成1列，上述數(shù)據(jù)鎖存電路組在與上述多個(gè)位線對垂直的方向上配置成1列，上述讀出鎖存電路組與上述數(shù)據(jù)鎖存電路組互相鄰接。
5.如權(quán)利要求1中所述的非易失性半導(dǎo)體存儲器，其特征在于上述多個(gè)位線對包含以折疊形結(jié)構(gòu)配置的多個(gè)第1位線對和多個(gè)第2位線對，在行方向上交替地配置上述多個(gè)第1位線對和上述多個(gè)第2位線對，與上述第1位線對的每一個(gè)對應(yīng)的讀出鎖存電路組和數(shù)據(jù)鎖存電路組在上述多個(gè)第1位線對的一側(cè)在列方向上配置成1列，與上述第2位線對的每一個(gè)對應(yīng)的讀出鎖存電路組和數(shù)據(jù)鎖存電路組在上述多個(gè)第2位線對的一側(cè)且在與上述多個(gè)第1位線對的一側(cè)相反的一側(cè)在列方向上配置成1列。
6.如權(quán)利要求2中所述的非易失性半導(dǎo)體存儲器，其特征在于上述字線驅(qū)動器對與應(yīng)改寫上述數(shù)據(jù)的存儲單元對應(yīng)的字線供給上述讀出電壓，上述寫入電路在供給上述寫入電壓之前擦除應(yīng)改寫上述數(shù)據(jù)的存儲單元的數(shù)據(jù)。
7.如權(quán)利要求2中所述的非易失性半導(dǎo)體存儲器，其特征在于上述字線驅(qū)動器對與應(yīng)進(jìn)行附加寫入的存儲單元對應(yīng)的字線供給上述讀出電壓，上述非易失性半導(dǎo)體存儲器還具備附加寫入數(shù)據(jù)變換電路，該電路將在供給了上述讀出電壓時(shí)由上述數(shù)據(jù)鎖存電路組鎖存的數(shù)據(jù)和應(yīng)寫入應(yīng)進(jìn)行上述附加寫入的存儲單元中的數(shù)據(jù)變換為上述(2n-1)位的數(shù)據(jù)。
8.如權(quán)利要求2中所述的非易失性半導(dǎo)體存儲器，其特征在于上述非易失性半導(dǎo)體存儲器還具備恢復(fù)讀出數(shù)據(jù)變換電路，該電路在數(shù)據(jù)不正常地寫入上述存儲單元時(shí)將由上述數(shù)據(jù)鎖存電路組鎖存的(2n-1)位的數(shù)據(jù)變換為上述n位的數(shù)據(jù)。
全文摘要
將對字線供給了讀出電壓時(shí)由讀出鎖存電路組讀出的數(shù)據(jù)分別鎖存到數(shù)據(jù)鎖存電路組中。將這些數(shù)據(jù)傳送到讀出數(shù)據(jù)變換電路中,變換為2位數(shù)據(jù)。這樣,由于不必進(jìn)行使用位線或存儲單元陣列內(nèi)的晶體管的運(yùn)算處理,故可實(shí)現(xiàn)讀出時(shí)間的高速化,可降低功耗。
文檔編號G11C16/06GK1274930SQ0010105
公開日2000年11月29日 申請日期2000年1月10日 優(yōu)先權(quán)日1999年5月21日
發(fā)明者鶴田孝弘, 細(xì)金明 申請人:三菱電機(jī)株式會社