專利名稱：隨機(jī)信號(hào)處理裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于遙測(cè)領(lǐng)域，涉及一種隨機(jī)信號(hào)處理裝置。
由測(cè)試和監(jiān)測(cè)所得到的隨機(jī)信號(hào)波形可以是簡諧的、周期的、瞬態(tài)的、隨機(jī)的波形，它們分別代表著位移、壓力和加速度等，從這些波形中可以直接得到一些關(guān)于物理量的信息，但有用信息往往是十分有限的，必須對(duì)這些波形(信號(hào))進(jìn)行各種加工何處理，如在時(shí)域、頻域和響應(yīng)域?qū)ζ浞治?，以揭示?dòng)態(tài)信號(hào)所包含的信息。
在謝銘勛編寫、國防工業(yè)出版社1992出版的《再入遙測(cè)》下冊(cè)的第228-273頁介紹了振動(dòng)信號(hào)譜分析儀的設(shè)計(jì)。在1990年第12期《遙測(cè)遙控》第5-11頁由李華、發(fā)表的“空間飛行器動(dòng)態(tài)環(huán)境聲學(xué)參數(shù)的彈上實(shí)時(shí)譜分析”一文中介紹了聲學(xué)噪聲信號(hào)處理裝置的設(shè)計(jì)。以上兩種處理裝置都是基于通用的數(shù)字信號(hào)處理器(DSP)完成，適應(yīng)復(fù)雜電磁環(huán)境能力較差，且它們只能對(duì)單一振動(dòng)信號(hào)或聲學(xué)噪聲信號(hào)進(jìn)行處理。
本實(shí)用新型提供的基于可編程門陣列(FPGA)實(shí)現(xiàn)的隨機(jī)信號(hào)處理的裝置主要包括電源模塊(1)、信號(hào)處理模塊(2)兩部分，其中，信號(hào)處理模塊基于可編程門陣列(FPGA)實(shí)現(xiàn)，F(xiàn)PGA加載不同的設(shè)計(jì)代碼，即可完成對(duì)不同信號(hào)的處理；多個(gè)信號(hào)處理模塊的組合，可方便擴(kuò)展處理通道。
與現(xiàn)有技術(shù)相比，本實(shí)用新型的優(yōu)點(diǎn)如下1.設(shè)備可在-40℃～85℃溫度條件下正常工作；2.能同時(shí)完成多路隨機(jī)信號(hào)的實(shí)時(shí)處理；3.能同時(shí)完成不同類型隨機(jī)信號(hào)的實(shí)時(shí)處理；4.能承受一定的惡劣環(huán)境；5.低功耗、小型化；6.功能可在線更改和升級(jí)；7.可方便擴(kuò)展處理通道。
圖2為隨機(jī)信號(hào)處理裝置結(jié)構(gòu)示意圖。隨機(jī)信號(hào)處理裝置采用模塊化和標(biāo)準(zhǔn)化設(shè)計(jì)思想，共設(shè)計(jì)了兩個(gè)標(biāo)準(zhǔn)模塊，它們分別是電源模塊(1)和信號(hào)處理模塊(2)，圖2是由兩個(gè)信號(hào)處理模塊和一個(gè)電源模塊組成的隨機(jī)信號(hào)處理裝置外形圖。一個(gè)電源模塊最多可與四個(gè)信號(hào)處理模塊組合構(gòu)成獨(dú)立的儀器，信號(hào)處理模塊通過串行螺釘與電源模塊之間連接，電源模塊自帶四個(gè)安裝孔，位于隨機(jī)信號(hào)處理裝置底層，隨機(jī)信號(hào)處理裝置通過電源模塊自帶的四個(gè)安裝孔固定。
圖3為

圖1所示隨機(jī)信號(hào)處理裝置系統(tǒng)框圖中信號(hào)處理模塊原理框圖。，信號(hào)處理模塊主要完成對(duì)輸入信號(hào)的采樣、編碼和信號(hào)處理。圖3中FPGA配置不同的代碼，信號(hào)處理模塊具有不同的信號(hào)處理功能。
圖4為圖1所示隨機(jī)信號(hào)處理裝置系統(tǒng)框圖中信號(hào)處理模塊原理圖。圖4中U6為多選一開關(guān)，U5為A/D變換器，U1為可編程們陣列(FPGA)，型號(hào)為XCV600-4HQ240N，U2為PROM存儲(chǔ)器，型號(hào)為XC18V04VQ44I，容量為4Mbit，U3和U4分別為422差分發(fā)送器和差分接收器。圖4中，U2主要用于存儲(chǔ)FPGA的配置配置，配置代碼通過U2的JATX口寫入；U1主要完成對(duì)信號(hào)的實(shí)時(shí)處理，并產(chǎn)生用于多路開關(guān)、A/D變換器和422串行總線收發(fā)器的各種時(shí)序控制信號(hào)；電阻R21和C52組成的積分電路，將FPGA配置結(jié)束后輸出的DONE信號(hào)(由“0”變“1”)延遲，產(chǎn)生RESET復(fù)位信號(hào)，使FPGA處理芯片內(nèi)部復(fù)位；外部清零信號(hào)通過R201限流，D17限幅后接到FPGA的CLEAR清零端，電阻R8，R9為輸出限流保護(hù)電阻。
如果在圖4所示PROM中下載聲學(xué)噪聲信號(hào)處理代碼，則信號(hào)處理模塊上電后，F(xiàn)PGA自動(dòng)配置為聲學(xué)噪聲信號(hào)處理器，一個(gè)信號(hào)處理模塊可以完成對(duì)一路聲學(xué)噪聲信號(hào)的處理。聲學(xué)噪聲信號(hào)處理器的設(shè)計(jì)已申請(qǐng)專利，專利號(hào)為02289173.0。FPGA配置為聲學(xué)噪聲信號(hào)處理器時(shí)，多路開關(guān)的選通地址固定為“00”，A/D變換器在FPGA的控制下，完成對(duì)一路聲學(xué)噪聲輸入信號(hào)的采樣和量化，F(xiàn)PGA每次收到A/D轉(zhuǎn)換器的數(shù)據(jù)轉(zhuǎn)換好信號(hào)后，將量化的振動(dòng)信號(hào)讀入FPGA，F(xiàn)PGA同時(shí)完成對(duì)一路聲學(xué)噪聲信號(hào)的處理，并將處理結(jié)果合成串行數(shù)據(jù)流通過422差分接口輸出。聲學(xué)噪聲信號(hào)的主要處理結(jié)果是聲壓級(jí)譜和總聲壓級(jí)，采用定時(shí)循環(huán)方式輸出處理結(jié)果。
如果在圖4所示PROM中下載沖擊信號(hào)處理代碼，則信號(hào)處理模塊上電后，F(xiàn)PGA自動(dòng)配置為沖擊信號(hào)處理器，一個(gè)信號(hào)處理模塊可以同時(shí)完成對(duì)三路沖擊信號(hào)的處理。沖擊信號(hào)處理器的設(shè)計(jì)已申請(qǐng)專利，專利號(hào)為02289172.2。FPGA配置為沖擊信號(hào)處理器時(shí)，多路開關(guān)和A/D變換器在FPGA的控制下，依次完成對(duì)三路沖擊輸入信號(hào)的采樣和量化，F(xiàn)PGA每次收到A/D轉(zhuǎn)換器的數(shù)據(jù)轉(zhuǎn)換好信號(hào)后，將量化的沖擊信號(hào)讀入FPGA。FPGA同時(shí)完成對(duì)三路沖擊信號(hào)的處理，并將三路沖擊信號(hào)的分析結(jié)果合成串行數(shù)據(jù)流通過422差分接口輸出。沖擊信號(hào)的處理結(jié)果主要是最大絕對(duì)沖擊加速度響應(yīng)譜。由于沖擊波信號(hào)的測(cè)量頻率和編碼階數(shù)是固定的，而最大絕對(duì)沖擊加速度譜為累計(jì)值，因此，控制最大絕對(duì)沖擊加速度譜的輸出頻率，即可獲得不同的沖擊數(shù)據(jù)的壓縮比。最大絕對(duì)沖擊加速度響應(yīng)譜的輸出速率受外部請(qǐng)求輸出脈沖信號(hào)(圖4中Request_Plus)的控制，請(qǐng)求輸出脈沖信號(hào)的頻率越高，單位時(shí)間內(nèi)輸出的沖擊譜數(shù)據(jù)量越大，沖擊數(shù)據(jù)的壓縮率越低，反之，沖擊數(shù)據(jù)壓縮率越高。具體實(shí)施說明圖5為圖1所示隨機(jī)信號(hào)處理裝置系統(tǒng)框圖中信號(hào)處理模塊工作流程圖。(a)為聲學(xué)噪聲信號(hào)處理模塊工作流程圖，(b)為沖擊信號(hào)處理模塊工作流程圖，信號(hào)處理模塊工作流程說明如下(1)FPGA配置。上電后，F(xiàn)PGA通過JATX口從PROM內(nèi)讀取配置代碼，F(xiàn)PGA配置為專用信號(hào)處理器；(2)外部復(fù)位。FPGA收到RESET信號(hào)后，電路內(nèi)部復(fù)位；(3)產(chǎn)生控制信號(hào)。FPGA產(chǎn)生用于多路開關(guān)、A/D變換器和422串行總線接口控制的各種時(shí)序控制信號(hào)；(4)數(shù)據(jù)處理和輸出。FPGA讀入量化后的輸入信號(hào)，實(shí)時(shí)處理輸入數(shù)據(jù)，并根據(jù)圖4所示的時(shí)序，將處理結(jié)果通過422差分接口輸出。
(5)數(shù)據(jù)清零。如果FPGA配置為沖擊信號(hào)處理器，則FPGA收到CLEAR信號(hào)后，沖擊信號(hào)處理結(jié)果清零，重新開始新的計(jì)算。
圖6為圖2所示隨機(jī)信號(hào)處理裝置的兩個(gè)信號(hào)處理模塊的輸出時(shí)序。圖6中Fram_Syn為幀同步信號(hào)，Requst_Plus為請(qǐng)求輸出脈沖信號(hào)，Code_Syn為碼同步信號(hào)，PCM為信號(hào)處理模塊輸出信號(hào)。外部幀同步信號(hào)同時(shí)送給所有信號(hào)處理模塊，每個(gè)處理模塊在收到幀同步信號(hào)后，基于FPGA的信號(hào)處理器按芯片預(yù)先設(shè)計(jì)輸出順序，分別選用不同時(shí)刻的請(qǐng)求輸出脈沖信號(hào)選通圖4中422差分發(fā)送器U4的控制輸出端(A/BCNTL)，將處理結(jié)果輸出。
權(quán)利要求1.一種隨機(jī)信號(hào)處理裝置，該處理裝置包括電源模塊和信號(hào)處理模塊兩部分，其特征在于采用可編程門陣列(FPGA)完成對(duì)隨機(jī)信號(hào)實(shí)時(shí)處理。電源模塊將輸入28±3伏的電源隔離并轉(zhuǎn)換為信號(hào)處理模塊所需要的5伏、3.3伏和2.5V電源，提供信號(hào)處理模塊正常工作所需要的電源；信號(hào)處理模塊完成對(duì)隨機(jī)信號(hào)的實(shí)時(shí)處理。每個(gè)處理模塊的輸出結(jié)果分時(shí)獨(dú)立輸出，增加或減少信號(hào)處理模塊的數(shù)量，可改變處理通道的數(shù)量。
2.根據(jù)權(quán)利要求1所述的一種隨機(jī)信號(hào)處理裝置，其特征在于信號(hào)處理模塊中FPGA加載不同的設(shè)計(jì)代碼即可完成對(duì)不同信號(hào)的處理；
3.根據(jù)權(quán)利要求1所述的一種隨機(jī)信號(hào)處理裝置，其特征在于同時(shí)完成多路隨機(jī)信號(hào)的處理；
4.根據(jù)權(quán)利要求1所述的一種隨機(jī)信號(hào)處理裝置，其特征在于能同時(shí)完成不同種類隨機(jī)信號(hào)的處理；
5.根據(jù)權(quán)利要求1所述的一種隨機(jī)信號(hào)處理裝置，其特征在于多個(gè)信號(hào)處理模塊的組合，可擴(kuò)展信號(hào)處理通道。
專利摘要本實(shí)用新型屬于信號(hào)處理領(lǐng)域，它公開了一種隨機(jī)信號(hào)處理裝置。該裝置包括電源模塊(1)、信號(hào)處理模塊(2)兩部分，其中，信號(hào)處理模塊基于可編程門陣列(FPGA)實(shí)現(xiàn)，F(xiàn)PGA加載不同的設(shè)計(jì)代碼即可完成對(duì)不同信號(hào)的處理；多個(gè)信號(hào)處理模塊的組合，可方便擴(kuò)展處理通道。該裝置可用于對(duì)飛行中的火箭、導(dǎo)彈和飛機(jī)，高速運(yùn)動(dòng)中的汽車等物體的內(nèi)部振動(dòng)、噪聲和沖擊環(huán)境測(cè)量信號(hào)的實(shí)時(shí)處理，也可用于對(duì)隨機(jī)信號(hào)的頻帶壓縮。
文檔編號(hào)G08C19/00GK2566591SQ0229100
公開日2003年8月13日 申請(qǐng)日期2002年12月13日 優(yōu)先權(quán)日2002年12月13日
發(fā)明者諶德榮 申請(qǐng)人:諶德榮