一種基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及，特別是指一種基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置。
【背景技術(shù)】
[0002]EMIF總線是一種基于地址總線尋址的低速并行總線，其突發(fā)數(shù)據(jù)傳輸速率最大不超過10M，數(shù)據(jù)傳輸時(shí)間較長。同時(shí)，作為一種共享型總線，DSP的外部SRAM等器件均掛接在該總線上，從而造成使用該總線的負(fù)載數(shù)目多，總線的實(shí)時(shí)性較差。
[0003]以往基于DSP+FPGA的控制平臺(tái)架構(gòu)中，DSP相互之間及DSP與FPGA間的數(shù)據(jù)交互是基于DSP和FPGA的EMIF總線實(shí)現(xiàn)的，在該架構(gòu)下任意兩個(gè)DSP芯片間通過掛接在各自EMIF總線的雙口 RAM實(shí)現(xiàn)數(shù)據(jù)交互，DSP與FPGA間可通過FPGA內(nèi)部邏輯資源或者存儲(chǔ)資源實(shí)現(xiàn)基于地址映射的數(shù)據(jù)交互。
【實(shí)用新型內(nèi)容】
[0004]有鑒于此，本實(shí)用新型的目的在于提出一種基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置，能夠高速實(shí)現(xiàn)單板多個(gè)DSP芯片間以及多個(gè)DSP與FPGA間的數(shù)據(jù)交互。
[0005]基于上述目的本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置，包括FPGA和至少一個(gè)DSP ；
[0006]所述FPGA中包括第一接收塊隨機(jī)存儲(chǔ)器、第一發(fā)送塊隨機(jī)存儲(chǔ)器、第一地址發(fā)生及片選邏輯單元、第一 Upp時(shí)序發(fā)生邏輯單元、第一邊沿同步單元、用戶讀邏輯單元、用戶寫邏輯單元；其中，第一接收塊隨機(jī)存儲(chǔ)器和第一發(fā)送塊隨機(jī)存儲(chǔ)器為雙接口塊隨機(jī)存儲(chǔ)器；
[0007]所述DSP包括第一 Upp接口和第二 Upp接口 ；
[0008]所述第一 Upp接口連接第一接收塊隨機(jī)存儲(chǔ)器的A接口，其中，第一 Upp接口的使能信號(hào)經(jīng)第一地址發(fā)生及片選邏輯單元輸入到第一接收塊隨機(jī)存儲(chǔ)器的A接口的使能信號(hào)端；第一接收塊隨機(jī)存儲(chǔ)器的B接口連接用戶讀邏輯單元，同時(shí)，用戶讀邏輯單元經(jīng)第一邊沿同步單元連接第一地址發(fā)生及片選邏輯單元；
[0009]用戶寫邏輯單元連接第一發(fā)送塊隨機(jī)存儲(chǔ)器的B接口，第一發(fā)送塊隨機(jī)存儲(chǔ)器的A接口通過第一 Upp時(shí)序發(fā)生邏輯單元連接第二 Upp接口。
[0010]在一些實(shí)施方式中，還包括第一 DSP和第二 DSP ;所述第一 DSP包括第三Upp接口和第四Upp接口 ；所述第二 DSP包括第五Upp接口和第六Upp接口 ；
[0011]所述FPGA還包括第二地址發(fā)生及片選邏輯單元、第三地址發(fā)生及片選邏輯單元、第二 Upp時(shí)序發(fā)生邏輯單元、第三Upp時(shí)序發(fā)生邏輯單元、第二邊沿同步單元、第三邊沿同步單元、第二接收塊隨機(jī)存儲(chǔ)器、第三接收塊隨機(jī)存儲(chǔ)器、第一緩沖接收塊隨機(jī)存儲(chǔ)器、第二緩沖接收塊隨機(jī)存儲(chǔ)器、第一包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)、第二包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)；其中，第二接收塊隨機(jī)存儲(chǔ)器、第三接收塊隨機(jī)存儲(chǔ)器、第一緩沖接收塊隨機(jī)存儲(chǔ)器、第二緩沖接收塊隨機(jī)存儲(chǔ)器均為雙接口塊隨機(jī)存儲(chǔ)器；
[0012]所述第三Upp接口連接第二接收塊隨機(jī)存儲(chǔ)器的A接口，其中，第三Upp接口的使能信號(hào)經(jīng)第二地址發(fā)生及片選邏輯單元輸入到第二接收塊隨機(jī)存儲(chǔ)器的A接口的使能信號(hào)端；第二接收塊隨機(jī)存儲(chǔ)器的B接口連接第一包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)，同時(shí)，第一包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)經(jīng)第二邊沿同步單元連接第二地址發(fā)生及片選邏輯單元；第一包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)的另一端連接第一緩沖接收塊隨機(jī)存儲(chǔ)器的B接口，第一緩沖接收塊隨機(jī)存儲(chǔ)器的A接口通過第二 Upp時(shí)序發(fā)生邏輯單元連接第五Upp接口 ；
[0013]所述第六Upp接口連接第三接收塊隨機(jī)存儲(chǔ)器的A接口，其中，第六Upp接口的使能信號(hào)經(jīng)第三地址發(fā)生及片選邏輯單元輸入到第三接收塊隨機(jī)存儲(chǔ)器的A接口的使能信號(hào)端；第三接收塊隨機(jī)存儲(chǔ)器的B接口連接第二包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)，同時(shí)，第二包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)經(jīng)第三邊沿同步單元連接第三地址發(fā)生及片選邏輯單元；第二包數(shù)據(jù)搬運(yùn)狀態(tài)機(jī)的另一端連接第二緩沖接收塊隨機(jī)存儲(chǔ)器的B接口，第二緩沖接收塊隨機(jī)存儲(chǔ)器的A接口通過第三Upp時(shí)序發(fā)生邏輯單元連接第四Upp接口。
[0014]在一些實(shí)施方式中，所述FPGA還包括接收塊隨機(jī)存儲(chǔ)器組和用戶讀邏輯單元組，所述接收塊隨機(jī)存儲(chǔ)器組包括多個(gè)接收塊隨機(jī)存儲(chǔ)器，所述用戶讀邏輯單元組包括多個(gè)用戶讀邏輯單元，所述第一 Upp接口分別連接多個(gè)接收塊隨機(jī)存儲(chǔ)器的A接口，多個(gè)接收塊隨機(jī)存儲(chǔ)器的B接口分別連接其對(duì)應(yīng)的用戶讀邏輯單元，同時(shí)，多個(gè)用戶讀邏輯單元均分別經(jīng)第一邊沿同步單元連接第一地址發(fā)生及片選邏輯單元；其中，第一 Upp接口的使能信號(hào)經(jīng)第一地址發(fā)生及片選邏輯單元分別輸入到多個(gè)接收塊隨機(jī)存儲(chǔ)器的A接口的使能信號(hào)端。
[0015]在一些實(shí)施方式中，所述FPGA還包括發(fā)送塊隨機(jī)存儲(chǔ)器組，所述發(fā)送塊隨機(jī)存儲(chǔ)器組包括多個(gè)發(fā)送塊隨機(jī)存儲(chǔ)器，所述用戶寫邏輯單元包括用戶數(shù)據(jù)寫入控制寄存器；
[0016]用戶數(shù)據(jù)寫入控制寄存器分別連接多個(gè)發(fā)送塊隨機(jī)存儲(chǔ)器的B接口，多個(gè)發(fā)送塊隨機(jī)存儲(chǔ)器的A接口通過第一 Upp時(shí)序發(fā)生邏輯單元連接第二 Upp接口 ；用戶數(shù)據(jù)寫入控制寄存器的Upp發(fā)送使能信號(hào)端連接第一 Upp時(shí)序發(fā)生邏輯單元的Upp發(fā)送使能信號(hào)端。
[0017]從上面所述可以看出，本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置，通過使用基于FPGA的Upp架構(gòu)實(shí)現(xiàn)多個(gè)DSP相互之間的高速數(shù)據(jù)架構(gòu)方式，替代了現(xiàn)有基于共享型EMIF共享總線的多芯片實(shí)時(shí)數(shù)據(jù)交互方案，大大提高了芯片間的數(shù)據(jù)帶寬；其次，使用FPGA內(nèi)部BlockRAM及邏輯資源實(shí)現(xiàn)異步時(shí)鐘域的隔離并采用數(shù)據(jù)段分塊存儲(chǔ)提高數(shù)據(jù)使用的靈活性和操作速率，降低了單板設(shè)計(jì)復(fù)雜度和成本，并保證了數(shù)據(jù)的可靠性；再次，對(duì)于芯片間的包數(shù)據(jù)傳輸，采用二級(jí)塊RAM同步緩沖的方法避免包數(shù)據(jù)錯(cuò)誤的方法，從根本上避免了包數(shù)據(jù)重疊的可能，保證了數(shù)據(jù)的有效性。
【附圖說明】
[0018]圖1為本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置實(shí)施例中Upp接口異步隔離功能的電路結(jié)構(gòu)示意圖；
[0019]圖2為本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置實(shí)施例中DSP間數(shù)據(jù)幀完整性保持功能的電路結(jié)構(gòu)不意圖；
[0020]圖3為本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置實(shí)施例中Upp隊(duì)列數(shù)據(jù)分段存儲(chǔ)功能的電路結(jié)構(gòu)示意圖；
[0021]圖4為本實(shí)用新型提供的基于FPGA和Upp接口的多芯片數(shù)據(jù)交互裝置實(shí)施例中Upp隊(duì)列數(shù)據(jù)分段接收功能的電路結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0022]為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對(duì)本實(shí)用新型進(jìn)一步詳細(xì)說明。
[0023]相關(guān)技術(shù)術(shù)語的名詞解釋:
[0024]DSP一Digital Signal Processor，數(shù)字信號(hào)處理器，指能夠?qū)崿F(xiàn)數(shù)字信號(hào)處理技術(shù)的芯片。
[0025]FPGA一Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列，一種具備邏輯、存儲(chǔ)、高速1等資源的高速可編程邏輯器件。
[0026]Upp一Universal Parallel Port,一種高速連續(xù)地址并行數(shù)據(jù)接口。
[0027]BlockRAM — FPGA 內(nèi)部的一種雙端口 RAM。
[0028]需要說明的是，本實(shí)用新型實(shí)施例中所有使用“第一”和“第二”的表述均是為了區(qū)分兩個(gè)相同名稱非相同的實(shí)體或者非相同的參量，可見“第一” “第二”僅為了表述的方便，不應(yīng)理解為對(duì)本實(shí)用新型實(shí)施例的限定，后續(xù)實(shí)施例對(duì)此不再一一說明。
[0029]在當(dāng)前的多DSP加FPGA架構(gòu)的單板中，如何高速實(shí)現(xiàn)單板多個(gè)DSP芯片間，以及多個(gè)DSP與FPGA間數(shù)據(jù)交互是系統(tǒng)控制精度的瓶頸。本實(shí)用新型的目的在于從以下兩點(diǎn)來打破這種數(shù)據(jù)瓶頸的限制:
[0030]I)打破常基于SRAM共享型擴(kuò)展總線的對(duì)于單板芯片數(shù)據(jù)帶寬的限制，提高芯片間數(shù)據(jù)交互速率；
[0031]2)基于FPGA及點(diǎn)對(duì)點(diǎn)型Upp通訊，為兩個(gè)或多個(gè)DSP相互之間提供連續(xù)的點(diǎn)對(duì)點(diǎn)數(shù)據(jù)交互，實(shí)現(xiàn)多個(gè)DSP芯片及FPGA間的數(shù)據(jù)共享；采用FPGA內(nèi)部塊隨機(jī)存儲(chǔ)器(BlockRAM)用于異步時(shí)鐘域隔離以及芯片間大數(shù)據(jù)緩沖存儲(chǔ)器，減少單板芯片數(shù)量，降低成本。
[0032]本實(shí)用新型得以實(shí)現(xiàn)的基礎(chǔ)包括以下兩個(gè)關(guān)鍵要素:
[0033]UCPU/DSP+FPGA器件架構(gòu)，隨著變流器控制平臺(tái)在計(jì)算性能和實(shí)時(shí)控制精度要求的不斷提高，CPU/DSP+FPGA架構(gòu)已成為變流器控制平臺(tái)芯片架構(gòu)方案的主流，利用FPGA豐富的邏輯、存儲(chǔ)和高速1資源可大幅簡(jiǎn)化高性能平臺(tái)架構(gòu)的復(fù)雜度，大大提升平臺(tái)性能。
[0034]2、Upp (universal Parallel Port)接口是一種無地址映射的并行數(shù)據(jù)接口，用于兩個(gè)具備該接口的芯片間的點(diǎn)對(duì)點(diǎn)數(shù)據(jù)交互，具備SDR模式下最高75M、DDR模式下最高37.5M的數(shù)據(jù)傳輸率。
[0035]Upp接口是一種