數(shù)據(jù)存儲裝置及具有該數(shù)據(jù)存儲裝置的數(shù)據(jù)傳輸系統(tǒng)的制作方法
【專利摘要】一種數(shù)據(jù)存儲裝置，包括一現(xiàn)場可編程門陣列芯片，第一至第三高速傳輸接口，一第一存儲單元，一第二存儲單元以及一第三存儲單元。所述數(shù)據(jù)存儲裝置利用所述第二存儲單元快速啟動，利用三個高速傳輸接口提供的高速數(shù)據(jù)傳輸通道接收或輸出數(shù)據(jù)，通過所述第一存儲單元對數(shù)據(jù)進行緩存，通過所述第三存儲單元進行數(shù)據(jù)存儲，滿足了大數(shù)據(jù)的存儲及進行大數(shù)據(jù)交換的需求。本發(fā)明還提供了一種數(shù)據(jù)傳輸系統(tǒng)。
【專利說明】
數(shù)據(jù)存儲裝置及具有該數(shù)據(jù)存儲裝置的數(shù)據(jù)傳輸系統(tǒng)
技術領域
[0001] 本發(fā)明涉及一種數(shù)據(jù)存儲裝置及具有該數(shù)據(jù)存儲裝置的數(shù)據(jù)傳輸系統(tǒng)。
【背景技術】
[0002] 隨著社會和科學技術的發(fā)展，人們對于數(shù)據(jù)量和信息量的需求更大，大數(shù)據(jù)時代 的到來，傳統(tǒng)的數(shù)據(jù)處理及數(shù)據(jù)傳輸速率遠遠不能滿足人們的要求。

【發(fā)明內容】

[0003] 鑒于以上內容，有必要提供一種數(shù)據(jù)存儲裝置及數(shù)據(jù)傳輸系統(tǒng)，以滿足大數(shù)據(jù)的 存儲及傳輸速率。
[0004] 一種數(shù)據(jù)存儲裝置，包括： 一現(xiàn)場可編程門陣列芯片； 第一至第三高速傳輸接口； 一第一存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第一存儲單元作為所述數(shù)據(jù)存 儲裝置的緩存； 一第二存儲單元，存儲有所述數(shù)據(jù)存儲裝置的啟動配置，所述第二存儲單元用于支持 所述數(shù)據(jù)存儲裝置快速啟動；以及 一第三存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第三存儲單元為所述數(shù)據(jù)存儲 裝置存儲數(shù)據(jù)。
[0005] -種數(shù)據(jù)傳輸系統(tǒng)，包括一第一電子裝置、一第二電子裝置以及一連接模塊，所述 第一電子裝置及所述第二電子裝置均包括一數(shù)據(jù)存儲裝置，所述數(shù)據(jù)存儲裝置包括： 一現(xiàn)場可編程門陣列芯片； 第一至第三高速傳輸接口； 一第一存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第一存儲單元作為所述數(shù)據(jù)存 儲裝置的緩存； 一第二存儲單元，存儲有所述數(shù)據(jù)傳輸系統(tǒng)的啟動配置，所述第二存儲單元用于支持 所述數(shù)據(jù)存儲裝置快速啟動；以及 一第三存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第三存儲單元為所述數(shù)據(jù)存儲 裝置存儲數(shù)據(jù)； 所述數(shù)據(jù)存儲裝置通過第一高速傳輸接口分別裝載于所述第一電子裝置及所述第二 電子裝置內，所述第一電子裝置內的數(shù)據(jù)存儲裝置的第二及第三高速傳輸接口通過所述連 接模塊與所述第二電子裝置內的數(shù)據(jù)存儲裝置的第二及第三高速傳輸接口連接以實現(xiàn)數(shù) 據(jù)交換。
[0006] 上述數(shù)據(jù)存儲裝置及數(shù)據(jù)傳輸系統(tǒng)利用所述第二存儲單元快速啟動，利用三個高 速傳輸接口提供的高速數(shù)據(jù)傳輸通道接收或輸出數(shù)據(jù)，通過所述第一存儲單元對數(shù)據(jù)進行 緩存，通過所述第三存儲單元進行數(shù)據(jù)存儲，滿足了大數(shù)據(jù)的存儲及進行大數(shù)據(jù)交換的需 求。
【附圖說明】
[0007] 圖1是本發(fā)明數(shù)據(jù)存儲裝置的較佳實施方式的示意圖。
[0008] 圖2是具有圖1中數(shù)據(jù)存儲裝置的數(shù)據(jù)傳輸系統(tǒng)的較佳實施方式的示意圖。
[0009] 圖3是圖2中時鐘模塊的較佳實施方式的示意圖。
[0010] 主要元件符號說明
如下【具體實施方式】將結合上述附圖進一步說明本發(fā)明。
【具體實施方式】
[0011] 下面結合附圖及較佳實施方式對本發(fā)明作進一步詳細描述： 請參考圖1，本發(fā)明數(shù)據(jù)存儲裝置1〇〇包括一現(xiàn)場可編程門陣列（Field - Programmable Gate Array，F(xiàn)PGA)芯片10、三個快捷外設互聯(lián)標準（Peripheral Component Interconnect Express，PCIE)接口 21、22 及 23、兩個第一存儲單元 31 及 32、一第二存儲 單元40、一第三存儲單元50、一信號轉換單元52以及一連接器54。
[0012] 所述PCIE接口 21、22、23通過PCIE總線連接于所述FPGA芯片10。所述FPGA芯 片10連接所述第一存儲單元31、32以控制所述第一存儲單元31、32作為所述數(shù)據(jù)存儲裝 置100的緩存對數(shù)據(jù)進行緩存。所述第二存儲單元40存儲有所述數(shù)據(jù)存儲裝置的啟動配 置，所述第二存儲單元40連接所述FPGA芯片10以支持所述數(shù)據(jù)存儲裝置100快速啟動。 所述第三存儲單元50依序通過所述連接器54及所述信號轉換單元52連接所述FPGA芯片 10,所述FPGA芯片控制所述第三存儲單元50為所述數(shù)據(jù)存儲裝置100存儲數(shù)據(jù)。
[0013] 本實施方式中，所述第一存儲單元31、32為第三代雙倍速率同步動態(tài)隨機存儲器 (Double Data Rate SDRAM3，DDR3)，所述第二存儲單元40為一閃存，所述第三存儲單元50 為四個串口（Serial Advanced Technology Attachment，SATA)硬盤。所述信號轉換單元 52通過PCIE總線連接所述FPGA芯片10。所述信號轉換單元52用于將PCIE信號與SATA 信號進行相互轉換。本實施方式中，所述連接器54為一可支持四個SATA硬盤的串行小型 計算機系統(tǒng)接口（Serial Attached Small Computer System Interface，SAS)連接器。其 他實施方式中，所述信號轉換單元52及所述連接器54可以省略，所述第三存儲單元50直 接連接所述FPGA芯片10作為所述數(shù)據(jù)存儲裝置100內存。
[0014] 所述數(shù)據(jù)存儲裝置100通過所述第二存儲單元40快速啟動，通過三個PCIE接口 21、22、23提供的高速數(shù)據(jù)傳輸通道接收或輸出數(shù)據(jù)，通過所述第一存儲單元31、32對數(shù)據(jù) 進行緩存，通過所述第三存儲單元50進行數(shù)據(jù)存儲，滿足了大數(shù)據(jù)的存儲及進行大數(shù)據(jù)交 換需求。
[0015] 本實施方式中，所述PCIE接口 21、22、23用于高速傳輸，其他實施方式中，傳輸速 率較快的高速傳輸接口均可用于與本發(fā)明。
[0016] 請參考圖2,本發(fā)明數(shù)據(jù)傳輸系統(tǒng)200包括一第一電子裝置210、一第二電子裝置 220及一連接模塊230。所述數(shù)據(jù)存儲裝置100分別通過其上的PCIE接口 21裝載于第一電 子裝置210及第二電子裝置220內。所述第一電子裝置210內的數(shù)據(jù)存儲裝置100的PCIE 接口 22、23通過所述連接模塊230與所述第二電子裝置220內的數(shù)據(jù)存儲裝置100的PCIE 接口 22、23連接以實現(xiàn)數(shù)據(jù)交換。
[0017] 本實施方式中，所述數(shù)據(jù)傳輸系統(tǒng)200還包括一時鐘模塊240。請參考圖3,所述 時鐘模塊240包括一第一時鐘芯片241及一第二時鐘芯片242。所述第一時鐘芯片241連 接所述第一電子裝置210以接收一時鐘源進而生成一時鐘信號。所述第一時鐘芯片241還 連接所述第二時鐘芯片242以將生成的時鐘信號輸出給所述第二時鐘芯片242。所述第二 時鐘芯片242生成一差分時鐘信號CLK0、CLK1通過所述連接模塊230輸出給所述第二電子 裝置220,使得所述第一電子裝置210與所述第二電子裝置220的時鐘同步。
[0018] 當所述第一電子裝置210與所述第二電子裝置220需要進行大數(shù)據(jù)傳輸時，所述 第一電子裝置210內的數(shù)據(jù)存儲裝置100的兩個PCIE接口 22、23與所述第二電子裝置220 的數(shù)據(jù)存儲裝置100的兩個PCIE接口 22、23進行數(shù)據(jù)輸出與接收。傳統(tǒng)的通過SATA進行 數(shù)據(jù)交換的速率僅為600MB/S，通過PCIE進行數(shù)據(jù)交換的速率可達到6. 4GB/s，滿足了大數(shù) 據(jù)交換的速率。
【主權項】
1. 一種數(shù)據(jù)存儲裝置，包括： 一現(xiàn)場可編程門陣列芯片； 第一至第三高速傳輸接口； 一第一存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第一存儲單元作為所述數(shù)據(jù)存 儲裝置的緩存； 一第二存儲單元，存儲有所述數(shù)據(jù)存儲裝置的啟動配置，所述第二存儲單元用于支持 所述數(shù)據(jù)存儲裝置快速啟動；以及 一第三存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第三存儲單元為所述數(shù)據(jù)存儲 裝置存儲數(shù)據(jù)。2. 如權利要求1所述的數(shù)據(jù)存儲裝置，其特征在于：所述第一至第三高速傳輸接口均 為一快捷外設互聯(lián)標準接口。3. 如權利要求1所述的數(shù)據(jù)存儲裝置，其特征在于：所述第一存儲單元為兩個雙倍速 率同步動態(tài)隨機存儲器，所述第二存儲單元為一閃存。4. 如權利要求1所述的數(shù)據(jù)存儲裝置，其特征在于：所述數(shù)據(jù)存儲裝置還包括一信號 轉換單元及一連接器，所述第三存儲單元依序通過所述連接器及所述信號轉換單元連接所 述現(xiàn)場可編程門陣列芯片。5. 如權利要求4所述的數(shù)據(jù)存儲裝置，其特征在于：所述信號轉換單元通過快捷外設 互聯(lián)標準總線連接所述現(xiàn)場可編程門陣列芯片，所述第三存儲單元為四個串口硬盤，所述 連接器為一支持四個串口硬盤的串行小型計算機系統(tǒng)接口連接器。6. -種數(shù)據(jù)傳輸系統(tǒng)，包括一第一電子裝置、一第二電子裝置以及一連接模塊，所述第 一電子裝置及所述第二電子裝置均包括一數(shù)據(jù)存儲裝置，所述數(shù)據(jù)存儲裝置包括： 一現(xiàn)場可編程門陣列芯片； 第一至第三高速傳輸接口； 一第一存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第一存儲單元作為所述數(shù)據(jù)存 儲裝置的緩存； 一第二存儲單元，存儲有所述數(shù)據(jù)存儲裝置的啟動配置，所述第二存儲單元用于支持 所述數(shù)據(jù)存儲裝置快速啟動；以及 一第三存儲單元，所述現(xiàn)場可編程門陣列芯片控制所述第三存儲單元為所述數(shù)據(jù)存儲 裝置存儲數(shù)據(jù)； 所述數(shù)據(jù)存儲裝置通過第一高速傳輸接口分別裝載于所述第一電子裝置及所述第二 電子裝置內，所述第一電子裝置內的數(shù)據(jù)存儲裝置的第二及第三高速傳輸接口通過所述連 接模塊與所述第二電子裝置內的數(shù)據(jù)存儲裝置的第二及第三高速傳輸接口連接以實現(xiàn)數(shù) 據(jù)交換。7. 如權利要求6所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于：所述數(shù)據(jù)傳輸系統(tǒng)還包括一時鐘 模塊，所述時鐘模塊包括一第一時鐘芯片及一第二時鐘芯片，所述第一時鐘芯片接收一時 鐘源進而生成一時鐘信號，所述第一時鐘芯片還連接所述第二時鐘芯片以將生成的時鐘信 號輸出給所述第二時鐘芯片，所述第二時鐘芯片生成一差分時鐘信號并通過所述連接模塊 輸出給所述第二電子裝置。8. 如權利要求6所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于：所述第一至第三高速傳輸接口均 為一快捷外設互聯(lián)標準接口。9. 如權利要求6所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于：所述第一存儲單元為兩個雙倍速 率同步動態(tài)隨機存儲器，所述第二存儲單元為一閃存。10. 如權利要求6所述的數(shù)據(jù)傳輸系統(tǒng)，其特征在于：所述數(shù)據(jù)存儲裝置還包括一信號 轉換單元及一連接器，所述第三存儲單元依序通過所述連接器及所述信號轉換單元連接所 述現(xiàn)場可編程門陣列芯片，所述信號轉換單元通過快捷外設互聯(lián)標準總線連接所述現(xiàn)場可 編程門陣列芯片，所述第三存儲單元為四個串口硬盤，所述連接器為一支持四個串口硬盤 的串行小型計算機系統(tǒng)接口連接器。
【文檔編號】G06F12/08GK106033396SQ201510103077
【公開日】2016年10月19日
【申請日】2015年3月10日
【發(fā)明人】廖達, 熊昕, 譚臻
【申請人】鴻富錦精密工業(yè)（深圳）有限公司, 鴻海精密工業(yè)股份有限公司