一種可配置的抗輻射芯片前端網(wǎng)表自動(dòng)生成方法
【專利摘要】一種可配置的抗輻射芯片前端網(wǎng)表自動(dòng)生成方法,采用可配置的抗輻射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行設(shè)計(jì),并采用可配置的TIP的測(cè)試激勵(lì)來進(jìn)行驗(yàn)證,步驟為:基于IP構(gòu)建起芯片的RTL代碼;采用抗輻射指標(biāo)可配置的單元庫進(jìn)行綜合;基于IP構(gòu)建可配置的測(cè)試集合;根據(jù)IP在芯片設(shè)計(jì)時(shí)的參數(shù)定義配置相應(yīng)的測(cè)試集合;基于配置后的測(cè)試集合和設(shè)計(jì)的RTL代碼構(gòu)建起仿真驗(yàn)證環(huán)境;啟動(dòng)仿真驗(yàn)證并將相應(yīng)的測(cè)試集合注入以驗(yàn)證設(shè)計(jì)的正確性;驗(yàn)證其正確性后生成最終的前端網(wǎng)表。本發(fā)明方法實(shí)現(xiàn)簡(jiǎn)單并且大幅減少了基于IP的抗輻射芯片設(shè)計(jì)與驗(yàn)證的開銷,提升了基于IP的抗輻射加固的芯片設(shè)計(jì)與驗(yàn)證的效率,實(shí)現(xiàn)了前端網(wǎng)表的高效自動(dòng)生成。
【專利說明】
-種可配置的抗福射巧片前端網(wǎng)表自動(dòng)生成方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及一種抗福射忍片前端網(wǎng)表自動(dòng)生成方法,特別適用于基于IP構(gòu)建的大 規(guī)模集成電路的功能設(shè)計(jì)與驗(yàn)證。
【背景技術(shù)】
[0002] 隨著集成電路工藝的進(jìn)步,在單一忍片上集成的晶體管數(shù)目越來越多,集成電路 規(guī)模的增大使得設(shè)計(jì)和驗(yàn)證變得十分復(fù)雜。為了提升忍片設(shè)計(jì)的效率,降低設(shè)計(jì)和驗(yàn)證的 時(shí)間成本,基于成熟度高的IP核(知識(shí)產(chǎn)權(quán)核)進(jìn)行設(shè)計(jì)和開發(fā)已成為超大規(guī)模集成電路設(shè) 計(jì)的一種主流方式。
[0003] 目前,基于成熟的IP核進(jìn)行抗福射忍片網(wǎng)表的生成包括兩個(gè)步驟,一個(gè)是基于RTL 代碼的綜合,一個(gè)是綜合后網(wǎng)表的驗(yàn)證,前者基于綜合工具生成綜合后網(wǎng)表,后者對(duì)網(wǎng)表進(jìn) 行驗(yàn)證,當(dāng)驗(yàn)證無誤后才能算是生成了最終的網(wǎng)表。隨著半導(dǎo)體工藝的進(jìn)度,忍片的復(fù)雜度 提升,IP核的復(fù)雜度也在不斷提升,在傳統(tǒng)流程里基于IP的CTL代碼的參數(shù)配置及頂層例化 代碼的編寫過程會(huì)占用越來越多的人工時(shí)間,而驗(yàn)證則占用更多的時(shí)間,為確保驗(yàn)證的充 分性需要編寫大量的測(cè)試用例,而此將占到整個(gè)周期的70%,所W,基于傳統(tǒng)的方法進(jìn)行抗 福射忍片網(wǎng)表的生成效率較低,忍片產(chǎn)品的上市周期變長(zhǎng),不利于忍片產(chǎn)品的快速生產(chǎn)。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明解決的技術(shù)問題是:克服現(xiàn)有技術(shù)的不足,提供了一種可配置的抗福射忍 片前端網(wǎng)表自動(dòng)生成方法,在設(shè)計(jì)方面,該方法基于可配置的抗福射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行 抗福射加固的自動(dòng)化設(shè)計(jì),在驗(yàn)證方面,基于可配置的TIP生成相應(yīng)的IP測(cè)試集合,將運(yùn)些 測(cè)試集合直接用于進(jìn)行整個(gè)設(shè)計(jì)中的成熟IP部分的驗(yàn)證。運(yùn)種方法一方面提升了網(wǎng)表設(shè)計(jì) 階段的效率,基于IP進(jìn)行自動(dòng)化的網(wǎng)表綜合,另一方面,該方法提升了網(wǎng)表驗(yàn)證階段的效 率,降低了保證驗(yàn)證覆蓋率所額外增加的編寫測(cè)試用例的時(shí)間開銷。此外,當(dāng)IP在不同項(xiàng)目 間復(fù)用時(shí),只需要對(duì)相應(yīng)的TIP重新配置就可W進(jìn)行網(wǎng)表的快速驗(yàn)證,提升了 IP復(fù)用時(shí)的網(wǎng) 表驗(yàn)證效率,減少了版本管理和IP參數(shù)配置更改的時(shí)間開銷。
[0005] 本發(fā)明的技術(shù)解決方案是:一種可配置的抗福射忍片前端網(wǎng)表自動(dòng)生成方法,包 括如下步驟:
[0006] (1)對(duì)IP中可配置的參數(shù)進(jìn)行配置,配置完成后進(jìn)行例化,將參數(shù)賦值;
[0007] (2)將IP的接口與忍片上其余模塊連接在一起構(gòu)成整個(gè)忍片設(shè)計(jì),并據(jù)此形成RTL 代碼;IP的接口通過總線與忍片上其余模塊連接;
[000引(3)通過配置抗福射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行抗福射參數(shù)的配置,并基于抗福射的數(shù) 字標(biāo)準(zhǔn)單元庫采用綜合工具(Design Compiler)對(duì)CTL代碼進(jìn)行綜合,生成后端布局布線所 需的抗福射的口級(jí)網(wǎng)表;
[0009] (4)根據(jù)步驟(1)的配置參數(shù)對(duì)IP的可配置測(cè)試用例集合進(jìn)行參數(shù)配置;
[0010] (5)將參數(shù)配置完成后的IP的可配置測(cè)試用例集合與步驟(3)生成的口級(jí)網(wǎng)表一 起構(gòu)建仿真驗(yàn)證平臺(tái),將可配置測(cè)試用例集合的接口與RTL代碼中相應(yīng)的信號(hào)一一對(duì)應(yīng);
[0011] (6)利用步驟(5)構(gòu)建的仿真驗(yàn)證平臺(tái),通過將參數(shù)配置完成后的IP的可配置測(cè)試 用例集合中的各測(cè)試用例作為激勵(lì)輸入到所述口級(jí)網(wǎng)表中各IP的輸入端口上,同時(shí)將口級(jí) 網(wǎng)表中各IP的輸出端口的實(shí)際輸出與參數(shù)配置完成后的IP的可配置測(cè)試用例集合中的理 論輸出進(jìn)行比對(duì),當(dāng)且僅當(dāng)口級(jí)網(wǎng)表的功能正確性和覆蓋率均達(dá)到100%時(shí)進(jìn)入下一步,否 則對(duì)IP的參數(shù)W及可配置測(cè)試用例集合的參數(shù)進(jìn)行重新配置并重新進(jìn)行仿真,直至口級(jí)網(wǎng) 表功能的正確性和覆蓋率均達(dá)到100 % ;
[0012] (7)在所述口級(jí)網(wǎng)表的基礎(chǔ)上進(jìn)行=模冗余加固,對(duì)網(wǎng)表中的各寄存器進(jìn)行=模 冗余,然后再次進(jìn)行CTL代碼綜合,生成抗福射加固的綜合網(wǎng)表;
[0013] (8)根據(jù)步驟(7)中的=模冗余加固設(shè)計(jì),進(jìn)行相應(yīng)的軟錯(cuò)誤模型的建立,建立時(shí) 應(yīng)保證軟錯(cuò)誤與進(jìn)行=模冗余加固的寄存器一一對(duì)應(yīng),并涵蓋所有=模冗余加固的寄存 器;
[0014] (9)將步驟(8)建立的軟錯(cuò)誤模型加入所述的仿真驗(yàn)證平臺(tái),并利用所述仿真驗(yàn)證 平臺(tái)驗(yàn)證在軟錯(cuò)誤下所述綜合網(wǎng)表功能的正確性和覆蓋率,如果綜合網(wǎng)表功能的正確性和 覆蓋率均達(dá)到100%時(shí)進(jìn)入下一步,否則對(duì)不正確的寄存器的=模冗余加固設(shè)計(jì)進(jìn)行更改 并重新進(jìn)行仿真,重復(fù)步驟(7)到(9),直至綜合網(wǎng)表功能的正確性和覆蓋率均達(dá)到100%;
[0015] (10)將通過驗(yàn)證后的綜合網(wǎng)表作為最終生成的網(wǎng)表,進(jìn)行后續(xù)的后端布局布線。
[0016] 本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于:
[0017] (1)本發(fā)明采用參數(shù)可配置的抗福射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行自動(dòng)化的網(wǎng)表生成,使 得可W自動(dòng)產(chǎn)生抗福射加固的綜合網(wǎng)表,提升網(wǎng)表設(shè)計(jì)階段的效率;
[0018] (2)本發(fā)明基于參數(shù)化測(cè)試用例(TIP)構(gòu)建針對(duì)IP的驗(yàn)證環(huán)境,使得設(shè)計(jì)與驗(yàn)證共 用相同參數(shù)執(zhí)行,保證了設(shè)計(jì)階段與驗(yàn)證階段的一致性;
[0019] (3)本發(fā)明基于運(yùn)種架構(gòu)利用統(tǒng)一的IP參數(shù)進(jìn)行配置,實(shí)現(xiàn)整個(gè)基于IP的設(shè)計(jì)和 驗(yàn)證的全自動(dòng)化;
[0020] (4)本發(fā)明基于運(yùn)種參數(shù)化測(cè)試用例(TIP)實(shí)現(xiàn)多個(gè)設(shè)計(jì)中相同IP的測(cè)試IP的復(fù) 用和單一復(fù)雜設(shè)計(jì)中多個(gè)不同參數(shù)配置的IP的驗(yàn)證的復(fù)用,提升了網(wǎng)表驗(yàn)證階段的效率;
[0021] (5)本發(fā)明易于維護(hù)和升級(jí),當(dāng)部分IP參數(shù)更動(dòng)時(shí),僅需重新配置一下測(cè)試TIP即 可進(jìn)行驗(yàn)證,降低功能更動(dòng)造成的時(shí)間開銷。
【附圖說明】
[0022] 圖1為本發(fā)明方法的流程框圖;
[0023] 圖2為本發(fā)明實(shí)施中的實(shí)施流程圖。
【具體實(shí)施方式】
[0024] 如圖1所示,為本發(fā)明可配置的抗福射忍片前端網(wǎng)表自動(dòng)生成方法流程示意圖,包 括IP參數(shù)配置、基于IP的ITTL代碼生成、綜合成口級(jí)網(wǎng)表、參數(shù)化配置IP測(cè)試用例集合 (TIPKIP測(cè)試場(chǎng)景生成、基于TIP的第一次仿真驗(yàn)證、網(wǎng)表TMR加固、錯(cuò)誤模型建立、支持軟 錯(cuò)誤注入的第二次仿真驗(yàn)證及仿真結(jié)果輸出和分析共十個(gè)環(huán)節(jié),具體如下:
[0025] ( - )對(duì)IP進(jìn)行參數(shù)配置,根據(jù)實(shí)際的設(shè)計(jì)需求,對(duì)IP中可配置的參數(shù)進(jìn)行配置,如 IP中使用的FIFO大小等。配置完成后,在設(shè)計(jì)中進(jìn)行例化,將其參數(shù)賦值,如VHDL語言中使 用generic map語句的方式進(jìn)行例化。
[0026] (二)基于配置完成的IP進(jìn)行整體的代碼設(shè)計(jì),將IP的接口通過總線或其它連接方 式與忍片上其他模塊連接在一起構(gòu)成整個(gè)忍片設(shè)計(jì),并據(jù)此形成RTURegister化ansfer Level,寄存器級(jí))代碼。如VHDL中使用的POd map語句可用于各模塊的端口的例化,并通過 接口信號(hào)將各個(gè)子模塊構(gòu)成一個(gè)系統(tǒng)。
[0027] (=)基于CTL代碼進(jìn)行邏輯綜合,通過配置抗福射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行抗福射參 數(shù)的配置,并基于抗福射的數(shù)字標(biāo)準(zhǔn)單元庫采用綜合工具(如Design Compiler)對(duì)CTL代碼 進(jìn)行綜合,生成后端布局布線所需的抗福射的口級(jí)網(wǎng)表。
[0028] 實(shí)際操作過程中,可W通過對(duì)抗福射的數(shù)字標(biāo)準(zhǔn)單元庫的時(shí)序邏輯單元和組合邏 輯單元的參數(shù)設(shè)定來配置對(duì)應(yīng)的抗福射加固策略。
[0029] (四)對(duì)IP的可配置測(cè)試用例集合(TIP)進(jìn)行參數(shù)配置。
[0030] 根據(jù)步驟(一)的配置參數(shù)對(duì)TIP進(jìn)行配置,如IP使用的FIFO大小是64字節(jié),則該 TIP也會(huì)被配置為64字節(jié),從而使得可W進(jìn)行諸如64字節(jié)的FIFO裝滿數(shù)據(jù)后的測(cè)試。
[0031] 對(duì)IP的參數(shù)配置與對(duì)該IP的TIP的參數(shù)配置完全相同,從而保證驗(yàn)證用例與設(shè)計(jì) 的一致性。
[0032] 得到的TIP-方面滿足該IP的各種參數(shù)都可W配置,同時(shí)對(duì)任何一種參數(shù)配置均 覆蓋該IP在此參數(shù)配置下的各功能點(diǎn)W保證驗(yàn)證的覆蓋率。W異步串口通信模塊(UART)的 TIP為例,它可配置的參數(shù)包括:接收FIFO大小及發(fā)送FIFO大小等,在VCS CompiIer等仿真 環(huán)境下,基于SystemVerilog語言編寫對(duì)應(yīng)的參數(shù)化文件,測(cè)試用例本身可W直接讀取該文 件進(jìn)行編譯,并在執(zhí)行測(cè)試用例的加載時(shí)進(jìn)行例化,從而實(shí)現(xiàn)對(duì)其參數(shù)的配置。
[0033] (五)構(gòu)建針對(duì)IP的測(cè)試場(chǎng)景,構(gòu)建方式是基于TIP中的測(cè)試激勵(lì)和結(jié)果對(duì)比來構(gòu) 建,通過搭建驗(yàn)證平臺(tái)(如使用SystemVerilog語言中的接口)將TIP的激勵(lì)輸入到設(shè)計(jì)中的 IP的端口上(例如可W通過直接給端口賦值或通過總線方式將測(cè)試激勵(lì)輸入到對(duì)應(yīng)的IP 上),通過TIP中具有相應(yīng)的正確結(jié)果的比對(duì)機(jī)制,從而對(duì)接口進(jìn)行比對(duì)和統(tǒng)計(jì)。
[0034] 可W根據(jù)CTL代碼獲取相應(yīng)的IP的輸入輸出信號(hào),將其作為仿真驗(yàn)證時(shí)的激勵(lì)輸 入和結(jié)果輸出,另外可W從例化代碼中獲取相應(yīng)的IP的接口,TIP針對(duì)運(yùn)些接口進(jìn)行測(cè)試激 勵(lì)的輸入和輸出結(jié)果的獲取。
[0035] 將配置完成后的IP測(cè)試集合與步驟(二)生成的綜合網(wǎng)表一起構(gòu)建仿真驗(yàn)證平臺(tái), 將測(cè)試集合的接口與RTL代碼中相應(yīng)的信號(hào)一一對(duì)應(yīng),仿真驗(yàn)證平臺(tái)在仿真時(shí)會(huì)根據(jù)由TIP 配置生成的IP的測(cè)試集合輸入相應(yīng)的激勵(lì)給被測(cè)的設(shè)計(jì)并將輸出結(jié)果與測(cè)試用例集中的 正確結(jié)果進(jìn)行對(duì)比分析。
[0036] (六)進(jìn)行基于TIP的針對(duì)綜合網(wǎng)表的第一次仿真驗(yàn)證。
[0037] 在(五)中構(gòu)建的測(cè)試場(chǎng)景下,使用驗(yàn)證語言搭建相應(yīng)的仿真驗(yàn)證平臺(tái),將被測(cè)的 設(shè)計(jì)與激勵(lì)通過接口信號(hào)連接在一起構(gòu)成一個(gè)驗(yàn)證環(huán)境,在該驗(yàn)證環(huán)境下可W實(shí)現(xiàn)(五)中 的測(cè)試場(chǎng)景和測(cè)試結(jié)果的統(tǒng)計(jì)分析。
[0038] 將所用的測(cè)試用例集合執(zhí)行完畢,根據(jù)各測(cè)試用例的輸出結(jié)果與正確結(jié)果的比對(duì) 判斷其功能是否滿足設(shè)計(jì)需求,同時(shí)進(jìn)行覆蓋率的統(tǒng)計(jì)分析W判斷驗(yàn)證的充分性。如果存 在功能不滿足或覆蓋率不高的情況需要對(duì)TIP進(jìn)行豐富和補(bǔ)充,基于成熟的IP和TIP可W保 證功能的正確性和覆蓋率100%,驗(yàn)證功能正確且覆蓋率達(dá)到100%方后可進(jìn)入步驟(屯)。
[0039] (屯)進(jìn)行綜合網(wǎng)表的TMR(S模冗余)加固,在步驟(S)中通過綜合工具生成的邏 輯網(wǎng)表的基礎(chǔ)上,進(jìn)行=模冗余設(shè)計(jì),對(duì)其中的寄存器進(jìn)行=模冗余,在電路級(jí)提升設(shè)計(jì)的 抗福射能力,最終,加固后的設(shè)計(jì)再次進(jìn)行綜合(利用Design Compiler等工具軟件),生成 抗福射加固的綜合網(wǎng)表。
[0040] (八)根據(jù)(屯)中的=模冗余設(shè)計(jì)策略,進(jìn)行相應(yīng)的軟錯(cuò)誤模型的建立,軟錯(cuò)誤與 (屯)中的冗余的寄存器一一對(duì)應(yīng)(應(yīng)保證涵蓋所有的加固的寄存器),保證對(duì)各個(gè)=模冗余 寄存器的測(cè)試全覆蓋。
[0041] W觸發(fā)器為例,通過=模冗余可W得到=個(gè)觸發(fā)器,每個(gè)都有自己的輸入數(shù)據(jù)端, 記錄為data_tm;r0 ,data_tm;r化e data_tmr2 ,假設(shè)所采用的工藝下的單粒子脈沖寬度為 l(K)ns,假設(shè)將其中的data_tmr0打翻,原來電平為'1'然后被打翻為'0',則模型建立的腳本 如下:
[0042] force tmr_reg.data_tmrO = l'bO;
[0043] #l〇〇ns;
[0044] release tmr_reg.data_tmr0;
[0045] (九)進(jìn)行針對(duì)加固后網(wǎng)表的第二次仿真驗(yàn)證,并加入了(八)中得到的軟錯(cuò)誤模 型,并根據(jù)輸出結(jié)果判斷基于IP的CTL設(shè)計(jì)的功能正確性。
[0046] 當(dāng)?shù)诙悟?yàn)證結(jié)果表明在軟錯(cuò)誤下功能正常時(shí),則可進(jìn)行后續(xù)步驟,如果不正確, 通過輸出結(jié)果判斷哪個(gè)寄存器存在問題,對(duì)其=模冗余的設(shè)計(jì)進(jìn)行分析,定位并更改對(duì)應(yīng) 的代碼重新進(jìn)行步驟(屯)中的綜合,迭代至驗(yàn)證功能正確為止。
[0047] (十)進(jìn)行驗(yàn)證結(jié)果的輸出和統(tǒng)計(jì)分析。
[0048] 通過匯總測(cè)試用例的執(zhí)行結(jié)果獲取相應(yīng)的驗(yàn)證結(jié)論,如果所有的測(cè)試用例均可W 通過則證明該設(shè)計(jì)的功能符合設(shè)計(jì)需求,如果存在未能通過的測(cè)試用例,則可W通過分析 設(shè)計(jì)代碼來定位問題。
[0049] 最終,通過驗(yàn)證后的網(wǎng)表為最終生成的網(wǎng)表,可W進(jìn)行后續(xù)的后端布局布線流程, 至此,完成了整個(gè)網(wǎng)表的自動(dòng)生成過程。
[0050] 實(shí)施例
[0051] 如圖2所示,為通用多路異步串口(UART)忍片的設(shè)計(jì)與驗(yàn)證流程,忍片功能為實(shí)現(xiàn) 多路異步串口的并行通信,其中的串口選用成熟度高的IP來實(shí)現(xiàn),通過配置每個(gè)串口的參 數(shù)構(gòu)建整個(gè)多路異步串口的CTL代碼,然后,根據(jù)運(yùn)些參數(shù)配置相應(yīng)的參數(shù)化IP測(cè)試用例集 合,基于生成的測(cè)試用例構(gòu)建仿真驗(yàn)證平臺(tái),依次對(duì)每路串口進(jìn)行仿真驗(yàn)證,從而實(shí)現(xiàn)對(duì)多 路異步串口忍片的驗(yàn)證。
[0052] 具體操作流程如下:
[0053] 步驟(一)、根據(jù)實(shí)際需求配置相應(yīng)的各路異步串口的參數(shù),本實(shí)例中配置的參數(shù) 為每個(gè)異步串口的接收FIFO和發(fā)送FIFO的大小和每路異步串口的寄存器地址分配空間,前 者的大小是W字節(jié)為單位可W配置為16字節(jié)、32字節(jié)、64字節(jié)、128字節(jié)和256字節(jié)五種大 小,后者的地址分配可W選取地址線的高幾位進(jìn)行分配,如16個(gè)串口則選取高4位即可W滿 足對(duì)不同的異步串口訪問時(shí)地址的區(qū)分。
[0054] 步驟(二)、根據(jù)步驟(一)中的參數(shù)進(jìn)行CTL代碼設(shè)計(jì),如W收發(fā)FIFO字節(jié)均為32字 節(jié)為例,例化該IP部分的代碼如下所示:
[0化5]
[0056] 該代碼采用IP例化了一個(gè)異步串口通信模塊(UART),其接收FIFO大小參數(shù)配置為 32字節(jié),發(fā)送FIFO大小參數(shù)配置為32字節(jié),從而完成了該IP的例化。
[0057] 對(duì)于TIP部分,對(duì)其中的參數(shù)進(jìn)行配置,本例中采用宏定義的方式,在Makefile中 定義相應(yīng)的變量來配置TIP中的參數(shù),如下所示:
[005引TIP中的部分可配置語句編寫如下:
[0化9]
[0060]
[0061] 該段測(cè)試語句含義為,當(dāng)被驗(yàn)證的UART模塊發(fā)送完成后,讀取測(cè)試UART中的接收 字節(jié),判斷兩者是否一致,從而可W測(cè)試出發(fā)送的正確性。
[0062] 在Makefi Ie進(jìn)行編譯時(shí),定義參數(shù)的方式如下:
[0063] make TFIFO = 32
[0064] 通過上述操作來實(shí)現(xiàn)對(duì)可配置測(cè)試用例集合的參數(shù)化配置和仿真使用。
[0065] 步驟(3)、根據(jù)步驟(二)中的CTL設(shè)計(jì)進(jìn)行邏輯綜合,采用Design Compiler來實(shí) 現(xiàn)綜合,配置相應(yīng)的抗福射數(shù)字標(biāo)準(zhǔn)單元庫參數(shù)如下:
[0066] 時(shí)序邏輯:選用TMR+DICE(TMR:S模冗余加固的電路設(shè)計(jì)技術(shù),通過S模冗余和選 舉器輸出,生成具有=選二特性的時(shí)序電路,DICE:雙向互鎖的電路設(shè)計(jì)技術(shù),通過引入四 個(gè)反饋環(huán)路來實(shí)現(xiàn)對(duì)存儲(chǔ)節(jié)點(diǎn)的電荷保持,利用反饋電路的自校正來減少節(jié)點(diǎn)上電荷打翻 的概率)的混合加固的單元;
[0067] 組合邏輯:采用具有C單元的電路實(shí)現(xiàn);
[0068] 綜合完成后,通過一致性比對(duì)確認(rèn)網(wǎng)表與CTL代碼的一致性。
[0069] 步驟(四)、根據(jù)步驟(二)中的參數(shù)配置完成后的TIP進(jìn)行測(cè)試場(chǎng)景的生成,本實(shí)例 中采用System Verilog語言實(shí)現(xiàn)該場(chǎng)景的設(shè)定,將讀寫寄存器封裝為函數(shù),增加一個(gè)經(jīng)過 驗(yàn)證的異步串口通信模塊,被測(cè)的多路串口與該陪測(cè)串口收發(fā)數(shù)據(jù)后利用運(yùn)些函數(shù)讀取相 應(yīng)的數(shù)據(jù)寄存器中的數(shù)值判斷串口通信的收發(fā)功能是否正確。
[0070] 步驟(五)、在前S個(gè)步驟的基礎(chǔ)上搭建整個(gè)驗(yàn)證平臺(tái),對(duì)UART參數(shù)化測(cè)試用例集 合中的每個(gè)測(cè)試向量進(jìn)行測(cè)試,本例中對(duì)各種波特率、各種字節(jié)格式下的串口收發(fā)數(shù)據(jù)進(jìn) 行測(cè)試,并對(duì)FIFO清空和裝滿情況下的異常情況也進(jìn)行測(cè)試,W覆蓋該串口的所有功能項(xiàng)。
[0071] 步驟(六)、使用VCS編譯仿真軟件進(jìn)行第一次仿真驗(yàn)證,將不同的UART模塊的仿真 結(jié)果輸出為不同的log文件,仿真驗(yàn)證遍歷每個(gè)UART模塊。
[0072] 步驟(屯)、對(duì)步驟(=)得到的綜合網(wǎng)表進(jìn)行電路級(jí)加固,采用=模冗余的策略進(jìn) 行加固,并對(duì)加固后的網(wǎng)表重新進(jìn)行綜合和一致性比對(duì)。
[0073] 步驟(八)、對(duì)步驟(屯)中加固的對(duì)象寄存器進(jìn)行統(tǒng)計(jì),生成對(duì)應(yīng)的軟錯(cuò)誤模型,保 證對(duì)運(yùn)些加固寄存器的全覆蓋。
[0074] 步驟(九)、在步驟(五)的驗(yàn)證平臺(tái)基礎(chǔ)上,加入步驟(八)中生成的錯(cuò)誤模型,生成 新的仿真驗(yàn)證平臺(tái),具備軟錯(cuò)誤注入下的功能仿真的能力。
[0075] 步驟(十)、統(tǒng)計(jì)各種測(cè)試的結(jié)果,并對(duì)功能覆蓋率進(jìn)行分析,本例的實(shí)際仿真驗(yàn)證 表明,其功能覆蓋率達(dá)到100%,語句覆蓋率達(dá)到100 %,條件覆蓋率達(dá)到98% W上,滿足設(shè) 計(jì)應(yīng)用對(duì)該忍片驗(yàn)證的需求。
[0076] 最終,上述步驟完成了網(wǎng)表的設(shè)計(jì)階段和驗(yàn)證階段兩個(gè)階段的工作,最終生成了 功能正確且具有抗福射加固的綜合網(wǎng)表,可用于后續(xù)的后端布局布線流程。
[0077] 本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
【主權(quán)項(xiàng)】
1. 一種可配置的抗輻射芯片前端網(wǎng)表自動(dòng)生成方法,其特征在于包括如下步驟: (1) 對(duì)IP中可配置的參數(shù)進(jìn)行配置,配置完成后進(jìn)行例化,將參數(shù)賦值; (2) 將IP的接口與芯片上其余模塊連接在一起構(gòu)成整個(gè)芯片設(shè)計(jì),并據(jù)此形成RTL代 碼; (3) 通過配置抗輻射數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行抗輻射參數(shù)的配置,并基于抗輻射的數(shù)字標(biāo) 準(zhǔn)單元庫采用綜合工具對(duì)RTL代碼進(jìn)行綜合,生成后端布局布線所需的抗輻射的門級(jí)網(wǎng)表; (4) 根據(jù)步驟(1)的配置參數(shù)對(duì)IP的可配置測(cè)試用例集合進(jìn)行參數(shù)配置; (5) 將參數(shù)配置完成后的IP的可配置測(cè)試用例集合與步驟(3)生成的門級(jí)網(wǎng)表一起構(gòu) 建仿真驗(yàn)證平臺(tái),將可配置測(cè)試用例集合的接口與RTL代碼中相應(yīng)的信號(hào)一一對(duì)應(yīng); (6) 利用步驟(5)構(gòu)建的仿真驗(yàn)證平臺(tái),通過將參數(shù)配置完成后的IP的可配置測(cè)試用例 集合中的各測(cè)試用例作為激勵(lì)輸入到所述門級(jí)網(wǎng)表中各IP的輸入端口上,同時(shí)將門級(jí)網(wǎng)表 中各IP的輸出端口的實(shí)際輸出與參數(shù)配置完成后的IP的可配置測(cè)試用例集合中的理論輸 出進(jìn)行比對(duì),當(dāng)且僅當(dāng)門級(jí)網(wǎng)表的功能正確性和覆蓋率均達(dá)到100%時(shí)進(jìn)入下一步,否則對(duì) IP的參數(shù)以及可配置測(cè)試用例集合的參數(shù)進(jìn)行重新配置并重新進(jìn)行仿真,直至門級(jí)網(wǎng)表功 能的正確性和覆蓋率均達(dá)到100 % ; (7) 在所述門級(jí)網(wǎng)表的基礎(chǔ)上進(jìn)行三模冗余加固,對(duì)網(wǎng)表中的各寄存器進(jìn)行三模冗余, 然后再次進(jìn)行RTL代碼綜合,生成抗輻射加固的綜合網(wǎng)表; (8) 根據(jù)步驟(7)中的三模冗余加固設(shè)計(jì),進(jìn)行相應(yīng)的軟錯(cuò)誤模型的建立,建立時(shí)應(yīng)保 證軟錯(cuò)誤與進(jìn)行三模冗余加固的寄存器一一對(duì)應(yīng),并涵蓋所有三模冗余加固的寄存器; (9) 將步驟(8)建立的軟錯(cuò)誤模型加入所述的仿真驗(yàn)證平臺(tái),并利用所述仿真驗(yàn)證平臺(tái) 驗(yàn)證在軟錯(cuò)誤下所述綜合網(wǎng)表功能的正確性和覆蓋率,如果綜合網(wǎng)表功能的正確性和覆蓋 率均達(dá)到100%時(shí)進(jìn)入下一步,否則對(duì)不正確的寄存器的三模冗余加固設(shè)計(jì)進(jìn)行更改并重 新進(jìn)行仿真,重復(fù)步驟(7)到(9),直至綜合網(wǎng)表功能的正確性和覆蓋率均達(dá)到100%; (10) 將通過驗(yàn)證后的綜合網(wǎng)表作為最終生成的網(wǎng)表,進(jìn)行后續(xù)的后端布局布線。2. 根據(jù)權(quán)利要求1所述的一種可配置的抗輻射芯片前端網(wǎng)表自動(dòng)生成方法,其特征在 于:所述的IP的接口通過總線與芯片上其余模塊連接。3. 根據(jù)權(quán)利要求1或2所述的一種可配置的抗輻射芯片前端網(wǎng)表自動(dòng)生成方法,其特征 在于:所述的綜合工具為Design Compiler。
【文檔編號(hào)】G06F17/50GK105956302SQ201610306021
【公開日】2016年9月21日
【申請(qǐng)日】2016年5月10日
【發(fā)明人】夏冰冰, 高瑛珂, 熊軍, 趙云富, 周凱
【申請(qǐng)人】北京控制工程研究所