一種fpga加載的方法和設(shè)備的制造方法
【專利摘要】本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種FPGA加載的方法和設(shè)備，用以解決現(xiàn)有技術(shù)中存在的FPGA進(jìn)行加載后會一直占用與配置芯片之間的SPI總線，無法對時鐘頻率進(jìn)行調(diào)整的問題。本發(fā)明實施例微處理器在確定FPGA加載失敗后，控制串行外設(shè)接口SPI總線開關(guān)導(dǎo)通微處理器與配置芯片之間的SPI總線，并斷開FPGA與配置芯片之間的SPI總線；降低配置芯片中FPGA加載使用的FPGA程序文件中的時鐘頻率。由于本發(fā)明實施例微處理器可以控制SPI總線開關(guān)導(dǎo)通微處理器與配置芯片之間的SPI總線，從而可以在FPGA加載失敗后通過SPI總線降低時鐘頻率。
【專利說明】
一種FPGA加載的方法和設(shè)備
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及電子技術(shù)領(lǐng)域，特別涉及一種FPGA加載的方法和設(shè)備。
【背景技術(shù)】
[0002]FPGA(FieId-ProgrammabIe Gate Array，現(xiàn)場可編程門陣列)是一種主流的控制芯片，具有性能穩(wěn)定，集成度高的優(yōu)點。FPGA可以完成的功能由用戶編寫的FPGA程序文件決定。
[0003]用戶在電腦上編寫FPGA程序文件后，將FPGA程序文件通過USB接口傳送給微處理器。微處理器將FPGA程序文件通過SPI(Serial Peripheral Interface，串行外設(shè)接口)總線燒寫入配置芯片中。FPGA同樣通過SPI總線加載配置芯片中的FPGA程序文件。
[0004]在一些應(yīng)用場合，對系統(tǒng)開機(jī)時間要求比較高，所以SPI加載的時鐘頻率會比較高(SPI加載的時鐘頻率越高，開機(jī)時間越短)。而時鐘頻率越高，系統(tǒng)的穩(wěn)定性會越低。但是目前FPGA進(jìn)行加載后，會一直占用與配置芯片之間的SPI總線，無法對時鐘頻率進(jìn)行調(diào)整。
[0005]綜上所述，目前FPGA進(jìn)行加載后會一直占用與配置芯片之間的SPI總線，無法對時鐘頻率進(jìn)行調(diào)整。

【發(fā)明內(nèi)容】

[0006]本發(fā)明提供一種FPGA加載的方法和設(shè)備，用以解決現(xiàn)有技術(shù)中存在的FPGA進(jìn)行加載后會一直占用與配置芯片之間的SPI總線，無法對時鐘頻率進(jìn)行調(diào)整的問題。
[0007]本發(fā)明實施例提供的一種升級現(xiàn)場可編程門陣列FPGA加載的方法，該方法包括:
[0008]微處理器在確定FPGA加載失敗后，控制串行外設(shè)接口SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；
[0009]所述微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線；
[0010]所述微處理器控制FPGA重新加載。
[0011]由于本發(fā)明實施例微處理器可以控制SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，從而可以在FPGA加載失敗后通過SPI總線降低時鐘頻率，在保證加載時間的同時又兼顧系統(tǒng)的穩(wěn)定性。
[0012]本發(fā)明實施例提供的一種升級現(xiàn)場可編程門陣列FPGA加載的設(shè)備，該設(shè)備包括:微處理器，SPI總線控制開關(guān)，F(xiàn)PGA和配置芯片；
[0013]微處理器，用于在確定FPGA加載失敗后，控制串行外設(shè)接口SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線;控制FPGA重新加載。
【附圖說明】
[0014]為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡要介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0015]圖1為本申請實施例FPGA加載的方法流程示意圖；
[0016]圖2為本發(fā)明實施例FPGA加載的方法整體流程圖；
[0017]圖3為本發(fā)明實施例FPGA加載的設(shè)備結(jié)構(gòu)示意圖；
[0018]圖4為本發(fā)明實施例FPGA加載的系統(tǒng)結(jié)構(gòu)示意圖。
【具體實施方式】
[0019]微處理器在確定FPGA加載失敗后，控制串行外設(shè)接口SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線；控制FPGA重新加載。由于本發(fā)明實施例微處理器可以控制SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，從而可以在FPGA加載失敗后通過SPI總線降低時鐘頻率，在保證加載時間的同時又兼顧系統(tǒng)的穩(wěn)定性。
[0020]為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明作進(jìn)一步地詳細(xì)描述，顯然，所描述的實施例僅僅是本發(fā)明一部份實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其它實施例，都屬于本發(fā)明保護(hù)的范圍。
[0021]如圖1所示，本申請實施例FPGA加載的方法包括:
[0022]步驟100、微處理器在確定FPGA加載失敗后，控制SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；
[0023]步驟101、所述微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線；
[0024]步驟102、所述微處理器控制FPGA重新加載。
[0025]微處理器可以通過控制SPI總線開關(guān)控制信號控制SPI總線的導(dǎo)通情況。微處理器可以控制SPI總線處于兩種工作模式下:
[0026]—、加載模式
[0027]加載模式下，F(xiàn)PGA使用SPI總線從配置芯片中加載FPGA程序文件。在這種模式下，微處理器控制SPI總線開關(guān)，使FPGA與配置芯片之間的SPI總線導(dǎo)通，微處理器與配置芯片之間的串行外設(shè)接口 SPI總線斷開。FPGA可以通過SPI總線從配置芯片中加載FPGA程序文件。
[0028]實際應(yīng)用中，SPI總線開關(guān)可以具有一個控制引腳，當(dāng)微處理器向控制引腳輸出低電平或高電平時，F(xiàn)PGA與配置芯片之間的SPI總線導(dǎo)通，微處理器與配置芯片之間的串行外設(shè)接口 SPI總線斷開。
[0029]二、升級模式
[0030]升級模式下，微處理器利用SPI總線向配置芯片中燒寫升級使用的FPGA程序文件。在這種模式下，微處理器控制SPI總線開關(guān)，使FPGA與配置芯片之間的SPI總線斷開，微處理器與配置芯片之間的串行外設(shè)接口 SPI總線導(dǎo)通。用戶可以將升級使用的FPGA程序文件通過微處理器與配置芯片之間的SPI總線燒寫入配置芯片。在升級模式下，本發(fā)明實施例微處理器在收到來自控制設(shè)備的升級指令，控$映1總線進(jìn)入升級模式。即控制設(shè)備(如電腦)主動申請升級FPGA程序文件，向微處理器發(fā)出升級指令。微處理器可以通過USB(UniVersalSerial Bus，通用串行總線)從控制設(shè)備接收升級使用的FPGA程序文件，并把升級使用的FPGA程序文件通過SPI總線傳送給配置芯片。當(dāng)微處理器確定FPGA程序文件已經(jīng)成功傳送給配置芯片后，可以調(diào)整SPI總線回到加載模式，并通過圖中的復(fù)位線控制FPGA加載升級使用的FPGA程序文件。
[0031]本發(fā)明實施例的微處理器可以是具有控制功能和多個I/O引腳資源的處理器芯片，例如單片機(jī)。
[0032]本發(fā)明實施例的配置芯片可以是可以反復(fù)編程并且掉電數(shù)據(jù)不丟失的存儲芯片，例如E2PROM芯片，F(xiàn)l ash (閃存)芯片。
[0033]本發(fā)明實施例微處理器在FPGA需要進(jìn)行加載時，控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線，這樣可以使FPGA讀取配置芯片中的FPGA程序文件進(jìn)行加載。
[0034]可選的，微處理器可以在所述FPGA加載所述FPGA程序文件后，檢測設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成，若在設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志未變?yōu)榧虞d完成，則確定FPGA加載失敗;否則，確定FPGA加載成功。
[0035]在實施中，F(xiàn)PGA與微處理器之間還有一個加載成功信號線，該信號線默認(rèn)狀態(tài)為低電平。當(dāng)FPGA加載成功時，會向該信號線輸出一個上升沿，即表示狀態(tài)標(biāo)志變?yōu)榧虞d完成。
[0036]用戶可以設(shè)定一個固定時長(如Is)，當(dāng)控制FPGA主動加載FPGA程序文件后，檢測加載成功信號線，若識別到高電平，則加載成功;若沒有識別到，則加載失敗。
[0037]可選的，微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率時，從所述配置芯片中讀取所述FPGA程序文件中的配置信息；降低所述配置信息中的時鐘頻率，并將所述配置信息寫入所述配置芯片的所述FPGA程序文件中。
[0038]比如微處理器從配置芯片中讀取與時鐘頻率有關(guān)系的sector(扇區(qū))內(nèi)容，并將讀取到的內(nèi)容存儲到RAM(Random Access Memory，隨機(jī)存取存儲器)中，并修改RAM中關(guān)于時鐘頻率的配置信息，使得加載時鐘頻率降低。之后將RAM中的信息寫入所述配置芯片的所述FPGA程序文件中。
[0039]其中，F(xiàn)PGA程序文件中包括加載需要的配置信息、FPGA功能代碼等。
[0040]配置信息包括時鐘頻率、加載模式、總線寬度、總線時鐘頻率、是否加密等信息。
[0041]在實施中，微處理器將所述配置信息寫入所述配置芯片的所述FPGA程序文件之前，還可以先清空所述配置芯片中的所述FPGA程序文件中的配置信息，之后將所述配置信息寫入所述配置芯片的所述FPGA程序文件。
[0042]由于在寫入過程中能夠有可能出現(xiàn)寫入的時鐘頻率與降低的時鐘頻率不同，所以一種可選的方式是:微處理器將所述配置信息寫入所述配置芯片的所述FPGA程序文件后，對寫入所述配置芯片的所述FPGA程序文件中的所述配置信息進(jìn)行驗證，并在驗證通過后控制FPGA重新加載。
[0043]驗證的方式是讀取FPGA程序文件中的所述配置信息中的時鐘頻率，將讀取到的時鐘頻率與降低后的時鐘頻率進(jìn)行比較，如果一致，則確定驗證通過;否則，確定驗證不通過。
[0044]如果驗證不通過，則重新將所述配置信息寫入所述配置芯片的所述FPGA程序文件中，直到驗證通過或者重新寫入的次數(shù)超過閾值后通過控制設(shè)備寫入信息失敗。
[0045]可選的，微處理器在降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率時，可以設(shè)置多個降低檔位，根據(jù)設(shè)定的降低檔位，降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率。
[0046]比如降低檔位可以設(shè)置為50兆赫茲、40兆赫茲和30兆赫茲。第一次降低到50赫茲，如果加載失敗繼續(xù)降低到40兆赫茲，如果加載失敗繼續(xù)降低到30兆赫茲，如果加載還失敗就可以將加載失敗的信息通知給控制設(shè)備。
[0047]除了設(shè)置多個降低檔位；也可以設(shè)置步長值，每次降低固定步長，比如步長值是10，則每次減低10兆赫茲，直到如果繼續(xù)降低就會降低到指定值或以下，則將加載失敗的信息通知給控制設(shè)備。比如指定值是30兆赫茲，步長值是10兆赫茲，如果當(dāng)前已經(jīng)降低到30兆赫茲，并且加載還失敗，再降低就是20兆赫茲(即降低到指定值)，則將加載失敗的信息通知給控制設(shè)備。
[0048]需要說明的是，上述降低方式只是舉例說明，任何能夠降低時鐘頻率的方式都適用本發(fā)明實施例。
[0049]如圖2所示，本發(fā)明實施例FPGA加載的整體方法包括:
[0050]步驟200、微處理器確定FPGA上電。
[0051]步驟201、微處理器控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線。
[0052]步驟202、微處理器判斷FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成，如果是，則執(zhí)行步驟209;否則，執(zhí)行步驟203。
[0053]步驟203、微處理器判斷是否超時，如果是，則執(zhí)行步驟204;否則，返回步驟201。
[0054]步驟204、微處理器控制串行外設(shè)接口 SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線。
[0055]步驟205、微處理器從所述配置芯片中讀取所述FPGA程序文件中的配置信息。
[0056]步驟206、微處理器判斷是否能夠降低所述配置信息中的時鐘頻率，如果是，則執(zhí)行步驟207 ；否則，執(zhí)行步驟208。
[0057]步驟207、微處理器降低所述配置信息中的時鐘頻率，將所述配置信息寫入所述配置芯片的所述FPGA程序文件中，并在寫入的配置信息驗證通過后返回步驟201。
[0058]步驟208、微處理器確定加載失敗，將加載失敗的信息通知給控制設(shè)備，并結(jié)束本流程。
[0059]步驟209、微處理器確定加載成功。
[0060]基于同一發(fā)明構(gòu)思，本申請實施例中還提供了一種升級設(shè)備，由于該設(shè)備對應(yīng)的方法是本申請實施例中的方法，并且設(shè)備解決問題的原理與本申請實施例的方法相似，因此該設(shè)備的實施可以參見方法的實施，重復(fù)之處不再贅述。
[0061 ] 如圖3所示，本發(fā)明實施例FPGA加載的設(shè)備包括:微控制器301，F(xiàn)PGA302和配置芯片303，SPI總線開關(guān)304。
[0062]所述微控制器301用于:在確定FPGA加載失敗后，控制串行外設(shè)接PSPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線;控制FPGA重新加載。
[0063]其中，微處理器可以通過GP10(General Purpose Input Output，通用輸入/輸出)I控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線。
[0064]微處理器可以通過GP102控制FPGA重新加載。
[0065]可選的，所述微控制器301具體用于:
[0066]檢測設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成，若在設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志未變?yōu)榧虞d完成，則確定FPGA加載失敗。
[0067]其中，微處理器可以通過GP103檢測FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成。
[0068]可選的，所述微控制器301具體用于:
[0069]從所述配置芯片中讀取所述FPGA程序文件中的配置信息；
[0070]降低所述配置信息中的時鐘頻率，并將所述配置信息寫入所述配置芯片的所述FPGA程序文件中。
[0071 ]可選的，所述微控制器301具體用于:
[0072]對寫入所述配置芯片的所述FPGA程序文件中的所述配置信息進(jìn)行驗證，并在驗證通過后控制FPGA重新加載。
[0073]可選的，所述微控制器301具體用于:
[0074]根據(jù)設(shè)定的降低檔位，降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率。
[0075]如圖4所示，本發(fā)明實施例FPGA加載的系統(tǒng)，包括控制設(shè)備10和圖3中的FPGA加載設(shè)備20。
[0076]控制設(shè)備10通過與FPGA加載設(shè)備20之間可以通過無線方式連接，比如藍(lán)牙等；也可以通過有線方式連接，比如USB接口或其他能夠傳遞數(shù)據(jù)的接口。后續(xù)微處理器修改加載頻率后，可以通過通信接口通知控制設(shè)備10;控制設(shè)備10會向FPGA加載設(shè)備20發(fā)送重新加載的命令;微處理器收到重新加載的命令后，控制FPGA重新加載。
[0077]從上述內(nèi)容可以看出:微處理器在確定FPGA加載失敗后，控制串行外設(shè)接口SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線;降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線;控制FPGA重新加載。由于本發(fā)明實施例微處理器可以控制SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，從而可以在FPGA加載失敗后通過SPI總線降低時鐘頻率，在保證加載時間的同時又兼顧系統(tǒng)的穩(wěn)定性。
[0078]以上參照示出根據(jù)本申請實施例的方法、裝置(系統(tǒng))和/或計算機(jī)程序產(chǎn)品的框圖和/或流程圖描述本申請。應(yīng)理解，可以通過計算機(jī)程序指令來實現(xiàn)框圖和/或流程圖示圖的一個塊以及框圖和/或流程圖示圖的塊的組合?？梢詫⑦@些計算機(jī)程序指令提供給通用計算機(jī)、專用計算機(jī)的處理器和/或其它可編程數(shù)據(jù)處理裝置，以產(chǎn)生機(jī)器，使得經(jīng)由計算機(jī)處理器和/或其它可編程數(shù)據(jù)處理裝置執(zhí)行的指令創(chuàng)建用于實現(xiàn)框圖和/或流程圖塊中所指定的功能/動作的方法。
[0079]相應(yīng)地，還可以用硬件和/或軟件(包括固件、駐留軟件、微碼等)來實施本申請。更進(jìn)一步地，本申請可以采取計算機(jī)可使用或計算機(jī)可讀存儲介質(zhì)上的計算機(jī)程序產(chǎn)品的形式，其具有在介質(zhì)中實現(xiàn)的計算機(jī)可使用或計算機(jī)可讀程序代碼，以由指令執(zhí)行系統(tǒng)來使用或結(jié)合指令執(zhí)行系統(tǒng)而使用。在本申請上下文中，計算機(jī)可使用或計算機(jī)可讀介質(zhì)可以是任意介質(zhì)，其可以包含、存儲、通信、傳輸、或傳送程序，以由指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用，或結(jié)合指令執(zhí)行系統(tǒng)、裝置或設(shè)備使用。
[0080]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1.一種現(xiàn)場可編程門陣列FPGA加載的方法，其特征在于，該方法包括: 微處理器在確定FPGA加載失敗后，控制串行外設(shè)接口 SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線； 所述微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線； 所述微處理器控制FPGA重新加載。2.如權(quán)利要求1所述的方法，其特征在于，所述微處理器確定FPGA加載失敗，包括: 所述微處理器檢測設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成，若在設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志未變?yōu)榧虞d完成，則確定FPGA加載失敗。3.如權(quán)利要求1所述的方法，其特征在于，所述微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率，包括: 所述微處理器從所述配置芯片中讀取所述FPGA程序文件中的配置信息； 所述微處理器降低所述配置信息中的時鐘頻率，并將所述配置信息寫入所述配置芯片的所述FPGA程序文件中。4.如權(quán)利要求3所述的方法，其特征在于，所述微處理器控制FPGA重新加載，包括: 所述微處理器對寫入所述配置芯片的所述FPGA程序文件中的所述配置信息進(jìn)行驗證，并在驗證通過后控制FPGA重新加載。5.如權(quán)利要求1?4任一所述的方法，其特征在于，所述微處理器降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，包括: 所述微處理器根據(jù)設(shè)定的降低檔位，降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率。6.一種現(xiàn)場可編程門陣列FPGA加載的設(shè)備，其特征在于，該設(shè)備包括:微處理器，SPI總線控制開關(guān)，F(xiàn)PGA和配置芯片； 微處理器，用于在確定FPGA加載失敗后，控制串行外設(shè)接口 SPI總線開關(guān)導(dǎo)通所述微處理器與配置芯片之間的SPI總線，并斷開所述FPGA與所述配置芯片之間的SPI總線；降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中的時鐘頻率，并控制SPI總線開關(guān)斷開所述微處理器與配置芯片之間的SPI總線，導(dǎo)通所述FPGA與所述配置芯片之間的SPI總線；控制FPGA重新加載。7.如權(quán)利要求6所述的設(shè)備，其特征在于，所述微處理器具體用于: 檢測設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志是否變?yōu)榧虞d完成，若在設(shè)定時長內(nèi)FPGA的狀態(tài)標(biāo)志未變?yōu)榧虞d完成，則確定FPGA加載失敗。8.如權(quán)利要求6所述的設(shè)備，其特征在于，所述微處理器具體用于: 從所述配置芯片中讀取所述FPGA程序文件中的配置信息； 降低所述配置信息中的時鐘頻率，并將所述配置信息寫入所述配置芯片的所述FPGA程序文件中。9.如權(quán)利要求8所述的設(shè)備，其特征在于，所述微處理器具體用于: 對寫入所述配置芯片的所述FPGA程序文件中的所述配置信息進(jìn)行驗證，并在驗證通過后控制FPGA重新加載。10.如權(quán)利要求6?9任一所述的設(shè)備，其特征在于，所述微處理器具體用于: 根據(jù)設(shè)定的降低檔位，降低所述配置芯片中所述FPGA加載使用的FPGA程序文件中時鐘頻率。
【文檔編號】G06F13/10GK105930284SQ201610231563
【公開日】2016年9月7日
【申請日】2016年4月14日
【發(fā)明人】徐衛(wèi), 孫婧
【申請人】青島海信電器股份有限公司