一種高速大數(shù)據(jù)量信息處理系統(tǒng)的制作方法
【專利摘要】一種高速大數(shù)據(jù)量信息處理系統(tǒng)，涉及組合導(dǎo)航及圖像處理技術(shù)領(lǐng)域，包括多核DSP處理模塊、FPGA數(shù)據(jù)預(yù)處理模塊、高速接口模塊和其他附屬電路組成。其中，多核DSP處理模塊是數(shù)據(jù)核心處理模塊，負(fù)責(zé)數(shù)據(jù)處理、信息流控制、對(duì)外信息交互等功能。FPGA數(shù)據(jù)預(yù)處理模塊負(fù)責(zé)外部數(shù)據(jù)編解碼預(yù)處理、邏輯控制、圖像顯示等功能。高速接口模塊包括高速以太網(wǎng)接口、Spacewire接口、高速擴(kuò)展接口等，實(shí)現(xiàn)與外部高速數(shù)據(jù)傳輸。系統(tǒng)其他附屬電路模塊包括時(shí)鐘模塊、電源模塊等；本發(fā)明實(shí)現(xiàn)的高速數(shù)據(jù)處理系統(tǒng)可以用于運(yùn)行IMU/GPS/星光三組合導(dǎo)航算法，相比于單DSP多板、多DSP單板或多DSP多板的系統(tǒng)方案，具有集成度高、成本低、處理能力強(qiáng)、接口豐富等顯著特點(diǎn)。
【專利說明】
一種高速大數(shù)據(jù)量信息處理系統(tǒng)
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種組合導(dǎo)航及圖像處理技術(shù)領(lǐng)域，特別是一種高速大數(shù)據(jù)量信息處理系統(tǒng)。
【背景技術(shù)】
[0002]在組合導(dǎo)航及圖像處理等技術(shù)領(lǐng)域，大量的導(dǎo)航數(shù)據(jù)和圖像對(duì)信號(hào)實(shí)時(shí)處理能力要求越來越高、數(shù)據(jù)處理復(fù)雜度越來越大，組合導(dǎo)航要求采用能夠自動(dòng)進(jìn)行匹配的方法，而且要求相當(dāng)高的精度和很高的實(shí)時(shí)性，這些都要求對(duì)圖像匹配算法的研究更加深入。而同時(shí)其應(yīng)用環(huán)境對(duì)系統(tǒng)功耗、尺寸又有著嚴(yán)格的限制，由于受單個(gè)DSP處理器資源的限制，其在高速數(shù)據(jù)采集處理和實(shí)時(shí)分析、信號(hào)大量處理和運(yùn)算等方面不能滿足其要求。因此需要運(yùn)算速度更快、容量更大、功耗更低的數(shù)字處理平臺(tái)來實(shí)現(xiàn)這些功能需求?；趩魏薉SP的信號(hào)處理實(shí)現(xiàn)方式難以適應(yīng)大運(yùn)算量實(shí)時(shí)處理的新需求，傳統(tǒng)的DSP互聯(lián)技術(shù)是將多個(gè)單核DSP用高速接口連接在一起，其數(shù)據(jù)的實(shí)時(shí)傳輸能力、主控制DSP處理器的資源開銷將會(huì)隨串連的從處理DSP處理器數(shù)量的增加而成為系統(tǒng)的瓶頸，從而限制系統(tǒng)的擴(kuò)展和實(shí)際處理性能的提高，其并不能充分滿足數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)的信號(hào)處理領(lǐng)域的處理要求，同時(shí)這樣的系統(tǒng)架構(gòu)會(huì)帶來功耗和尺寸方面的問題。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種高速大數(shù)據(jù)量信息處理系統(tǒng)，該系統(tǒng)采用多核DSP在功耗和芯片面積、執(zhí)行效率方面具有明顯優(yōu)勢(shì)，可以實(shí)現(xiàn)高速實(shí)時(shí)并行處理平臺(tái)的小型化、低功耗設(shè)計(jì)，顯著提高信息處理系統(tǒng)的信號(hào)與信息處理能力。
[0004]本發(fā)明的上述目的是通過如下技術(shù)方案予以實(shí)現(xiàn)的:
[0005]—種高速大數(shù)據(jù)量信息處理系統(tǒng)，包括高速接口模塊、多核DSP電路模塊、FPGA數(shù)據(jù)預(yù)處理模塊和附屬電路模塊；
[0006]高速接口模塊:接收外部設(shè)備傳來的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)和總線數(shù)據(jù);接收多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)和板間數(shù)據(jù)請(qǐng)求信號(hào)，將遠(yuǎn)程數(shù)據(jù)和信息處理板間數(shù)據(jù)發(fā)送給多核DSP電路模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線數(shù)據(jù)發(fā)送給FPGA數(shù)據(jù)預(yù)處理模塊；
[0007]多核DSP電路模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù);發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù);接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA數(shù)據(jù)預(yù)處理模塊；
[0008]FPGA數(shù)據(jù)預(yù)處理模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)和模擬信號(hào);將串口數(shù)據(jù)轉(zhuǎn)換為總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào);對(duì)總線數(shù)據(jù)和數(shù)字信號(hào)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊；發(fā)送狀態(tài)控制信號(hào)至多核DSP電路模塊;接收多核DSP電路模塊傳來的標(biāo)準(zhǔn)化狀態(tài)信息；
[0009]附屬電路模塊:為多核DSP電路模塊提供DSP時(shí)鐘信號(hào)和DSP電源;為FPGA數(shù)據(jù)預(yù)處理模塊提供FPGA時(shí)鐘信號(hào)和FPGA電源。
[0010]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述高速接口模塊包括千兆網(wǎng)接口、Spacewire接口和Rapid1接口 ；千兆網(wǎng)接口接收外部設(shè)備傳送來的遠(yuǎn)程數(shù)據(jù)，在接收到多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)后，將遠(yuǎn)程數(shù)據(jù)傳輸至多核DSP電路模塊;Rapid1接口接收外部設(shè)備傳來的信息處理板間數(shù)據(jù)，在接收到多核DSP電路模塊傳來的板間數(shù)據(jù)請(qǐng)求信號(hào)后，將信息處理板間數(shù)據(jù)傳輸至多核DSP電路模塊;Spacewire接口接收外部設(shè)備傳來的總線數(shù)據(jù)，在接收到FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)后，將總線數(shù)據(jù)傳輸至FPGA數(shù)據(jù)預(yù)處理模塊。
[0011 ]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述多核DSP電路模塊包括多核DSP模塊、Flash模塊、DDR模塊和EEPROM模塊；
[0012]多核DSP模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊;接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù)，將遠(yuǎn)程數(shù)據(jù)發(fā)送至DDR模塊;發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù)，將信息處理板間數(shù)據(jù)發(fā)送至Flash模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA模塊；
[0013]DDR模塊:接收多核DSP模塊傳來遠(yuǎn)程數(shù)據(jù)，存儲(chǔ)遠(yuǎn)程數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的遠(yuǎn)程數(shù)據(jù)至多核DSP電路模塊；
[0014]Flash模塊:接收多核DSP模塊傳來的信息處理板間數(shù)據(jù)，存儲(chǔ)信息處理板間數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的信息處理板間數(shù)據(jù)至多核DSP電路模塊；
[0015]EEPROM模塊接收到多核DSP存放系統(tǒng)的狀態(tài)預(yù)處理數(shù)據(jù)存儲(chǔ)信號(hào)，存儲(chǔ)系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)至多核DSP電路模塊；
[0016]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，F(xiàn)PGA數(shù)據(jù)預(yù)處理模塊包括FPGA模塊、擴(kuò)展422串口模塊和AD采集模塊；
[0017]擴(kuò)展422串口模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)；當(dāng)接收到FPGA模塊傳來的串口數(shù)據(jù)采集控制信號(hào)后，對(duì)串口數(shù)據(jù)依次進(jìn)行數(shù)據(jù)讀入、濾波、去噪、解碼處理，生成總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，通過FPGA模塊發(fā)送至高速接口模塊;并將串口數(shù)據(jù)寫入FPGA模塊的內(nèi)部緩存；
[0018]AD采集模塊:接收外部系統(tǒng)傳來模擬信號(hào)；當(dāng)接收到FPGA模塊傳來的AD轉(zhuǎn)換控制信號(hào)后，對(duì)模擬信號(hào)進(jìn)行數(shù)據(jù)采集、AD轉(zhuǎn)換，生成AD轉(zhuǎn)換后的數(shù)字信號(hào)，將數(shù)字信號(hào)發(fā)送給FPGA模塊；
[0019]FPGA模塊:發(fā)送串口數(shù)據(jù)采集控制信號(hào)至擴(kuò)展422串口模塊;接收擴(kuò)展422串口模塊傳來的串口數(shù)據(jù)，并寫入FPGA模塊的內(nèi)部緩存;接收收擴(kuò)展422串口模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào);將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);發(fā)送AD轉(zhuǎn)換控制信號(hào)至AD采集模塊;接收AD采集模塊傳來的AD轉(zhuǎn)換后的數(shù)字信號(hào);接收高速接口模塊傳來的總線數(shù)據(jù);對(duì)數(shù)字信號(hào)和總線數(shù)據(jù)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊;FPGA模塊發(fā)送給多核DSP電路模塊控制信號(hào)，接收多核DSP電路模塊發(fā)送的標(biāo)準(zhǔn)化狀態(tài)信息。
[0020]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述的附屬電路模塊包括時(shí)鐘模塊和電源模塊;時(shí)鐘模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供時(shí)鐘信號(hào)；電源模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供電源。
[0021]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述時(shí)鐘模塊包括多個(gè)時(shí)鐘源，分別為多核DSP電路模塊提供I路66.67MHZ時(shí)鐘信號(hào)、3路100MHZ時(shí)鐘信號(hào)、2路312.5MHZ時(shí)鐘信號(hào);為FPGA提供I路50MHZ時(shí)鐘源。
[0022]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述的多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)依次進(jìn)行濾波去噪、圖像分割、圖像增強(qiáng)處理，然后進(jìn)行數(shù)據(jù)配準(zhǔn)，通過坐標(biāo)變換和單位換算，把接收到的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)變換成統(tǒng)一的表達(dá)形式，采用卡爾曼濾波算法進(jìn)行數(shù)據(jù)融合，得到融合后的系統(tǒng)標(biāo)準(zhǔn)化狀態(tài)信息。
[0023]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，外部系統(tǒng)與高速大數(shù)據(jù)量信息處理系統(tǒng)之間數(shù)據(jù)雙向傳輸?shù)乃俾蕿?2500M/min數(shù)據(jù)位的，高速大數(shù)據(jù)量系統(tǒng)中SpaceWire總線數(shù)據(jù)傳輸速率為200Mbps。
[0024]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述的多核DSP模塊設(shè)置有支持10/100/1 OOOMbps數(shù)據(jù)傳輸速度的千兆網(wǎng)端口，實(shí)現(xiàn)與遠(yuǎn)程終端的高速數(shù)據(jù)傳輸。
[0025]在上述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，所述的多核DSP電路模塊存儲(chǔ)容量:SDRAM—4Gbit;帶寬>200MB/s;固態(tài)存儲(chǔ)器采用NAND FLASH具備512Mb容量，E2PR0M: 1M。
[0026]本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn):
[0027](I)本發(fā)明區(qū)別于【背景技術(shù)】，采用了基于FPGA+多核DSP的并行處理硬件架構(gòu)。通過高性能DSP芯片，每秒可執(zhí)行幾百G次的浮點(diǎn)運(yùn)算，能很好的滿足復(fù)雜算法的需求。對(duì)一些結(jié)構(gòu)較為簡(jiǎn)單的底層信號(hào)處理，采用FPGA硬件實(shí)現(xiàn)。能夠兼顧DSP芯片的處理速度和FPGA可重配置的靈活性，合理劃分系統(tǒng)中不同類型的處理任務(wù)，從軟件和硬件兩方面發(fā)揮各自的優(yōu)勢(shì)，有效地提高了系統(tǒng)內(nèi)算法的執(zhí)行效率。
[0028](2)多核DSP電路模塊多核DSP運(yùn)行基于MPI的并行處理算法，有效地解決了組合導(dǎo)航數(shù)據(jù)的并行處理，其8核并行處理時(shí)間最小為單核的1/7;系統(tǒng)存儲(chǔ)容量:SDRAM—4Gbit(4*64M*16bit)，帶寬>200MB/s;固態(tài)存儲(chǔ)器采用NAND FLASH具備512Mb(64M*8bit)容量，E2PR0M: 1M。大大提高了系統(tǒng)存儲(chǔ)空間與效率，實(shí)現(xiàn)了多種信號(hào)的實(shí)時(shí)、方便傳輸、海量存儲(chǔ)、信息融合等信號(hào)處理要求；
[0029](3)FPGA數(shù)據(jù)預(yù)處理模塊是應(yīng)用在前端的數(shù)據(jù)流處理，執(zhí)行數(shù)據(jù)采集、濾波等預(yù)處理任務(wù)，實(shí)現(xiàn)了SpaceWire或LVDS總線數(shù)據(jù)的接收和發(fā)送、外部數(shù)據(jù)A/D轉(zhuǎn)換以及RS422串口的圖像及數(shù)據(jù)的預(yù)處理;在60秒時(shí)間內(nèi)，外部系統(tǒng)與高速大數(shù)據(jù)量系統(tǒng)之間可完成12500M數(shù)據(jù)位的雙向傳輸，系統(tǒng)的高速數(shù)據(jù)總線接口數(shù)據(jù)傳輸速率可達(dá)到200Mbps，方便實(shí)現(xiàn)了遠(yuǎn)程數(shù)據(jù)、板間數(shù)據(jù)、Spacewire總線數(shù)據(jù)獲取及傳輸?shù)纫螅?br>[0030](4)本發(fā)明實(shí)現(xiàn)的高速數(shù)據(jù)處理系統(tǒng)可以用于運(yùn)行IMU/GPS/星光三組合導(dǎo)航算法，相比于單DSP多板、多DSP單板或多DSP多板的系統(tǒng)方案，具有集成度高、成本低、處理能力強(qiáng)、接口豐富等顯著特點(diǎn)。
【附圖說明】
[0031]圖1為本發(fā)明高速大數(shù)據(jù)量信息處理系統(tǒng)結(jié)構(gòu)框圖；
[0032]圖2為本發(fā)明高速大數(shù)據(jù)量信息處理系統(tǒng)電路原理圖；
[0033]圖3為本發(fā)明FPGA數(shù)據(jù)預(yù)處理模塊SpaceWire信號(hào)驅(qū)動(dòng)電路圖；
[0034]圖4為本發(fā)明高速數(shù)據(jù)接口模塊SpaceWire信號(hào)驅(qū)動(dòng)電路圖。
【具體實(shí)施方式】
[0035]下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的描述:
[0036]本發(fā)明高速大數(shù)據(jù)量信息處理系統(tǒng)與外部系統(tǒng)之間數(shù)據(jù)雙向傳輸?shù)乃俾蕿?2500M/min，高速大數(shù)據(jù)量系統(tǒng)中SpaceWire總線數(shù)據(jù)傳輸速率為200Mbps。
[0037]如圖1所示為高速大數(shù)據(jù)量信息處理系統(tǒng)結(jié)構(gòu)框圖，由圖可知，一種高速大數(shù)據(jù)量信息處理系統(tǒng)，包括高速接口模塊、多核DSP電路模塊、FPGA數(shù)據(jù)預(yù)處理模塊和附屬電路模塊；
[0038]高速接口模塊:接收外部設(shè)備傳來的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)和總線數(shù)據(jù);接收多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)和板間數(shù)據(jù)請(qǐng)求信號(hào)，將遠(yuǎn)程數(shù)據(jù)和信息處理板間數(shù)據(jù)發(fā)送給多核DSP電路模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線數(shù)據(jù)發(fā)送給FPGA數(shù)據(jù)預(yù)處理模塊；
[0039]其中，高速接口模塊包括千兆網(wǎng)接口、Spacewire接口和Rapid1接口 ；千兆網(wǎng)接口接收外部設(shè)備傳送來的遠(yuǎn)程數(shù)據(jù)，在接收到多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)后，將遠(yuǎn)程數(shù)據(jù)傳輸至多核DSP電路模塊;Rapid1接口接收外部設(shè)備傳來的信息處理板間數(shù)據(jù)，在接收到多核DSP電路模塊傳來的板間數(shù)據(jù)請(qǐng)求信號(hào)后，將信息處理板間數(shù)據(jù)傳輸至多核DSP電路模塊;Spacewire接口接收外部設(shè)備傳來的總線數(shù)據(jù)，在接收到FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)后，將總線數(shù)據(jù)傳輸至FPGA數(shù)據(jù)預(yù)處理模塊。
[0040]多核DSP電路模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù);發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù);接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA數(shù)據(jù)預(yù)處理模塊;多核DSP電路模塊存儲(chǔ)容量:SDRAM—4Gbit;帶寬>200MB/s;固態(tài)存儲(chǔ)器采用NANDFLASH具備512Mb 容量，E2PR0M:1M。
[0041 ] 其中，多核DSP電路模塊包括多核DSP模塊、Fiash模塊、DDR模塊和EEPROM模塊;其中
[0042]多核DSP模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊;接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù)，將遠(yuǎn)程數(shù)據(jù)發(fā)送至DDR模塊;發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù)，將信息處理板間數(shù)據(jù)發(fā)送至Flash模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA模塊；
[0043]多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)依次進(jìn)行濾波去噪、圖像分割、圖像增強(qiáng)處理，然后進(jìn)行數(shù)據(jù)配準(zhǔn)，通過坐標(biāo)變換和單位換算，把接收到的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)變換成統(tǒng)一的表達(dá)形式，采用卡爾曼濾波算法進(jìn)行數(shù)據(jù)融合，得到融合后的系統(tǒng)標(biāo)準(zhǔn)化狀態(tài)信息。
[0044]多核DSP模塊設(shè)置有支持lO/lOO/lOOOMbps數(shù)據(jù)傳輸速度的千兆網(wǎng)端口，實(shí)現(xiàn)與遠(yuǎn)程終端的高速數(shù)據(jù)傳輸。
[0045]DDR模塊:接收多核DSP模塊傳來遠(yuǎn)程數(shù)據(jù)，存儲(chǔ)遠(yuǎn)程數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的遠(yuǎn)程數(shù)據(jù)至多核DSP電路模塊；
[0046]Flash模塊:接收多核DSP模塊傳來的信息處理板間數(shù)據(jù)，存儲(chǔ)信息處理板間數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的信息處理板間數(shù)據(jù)至多核DSP電路模塊；
[0047]EEPROM模塊接收到多核DSP存放系統(tǒng)的狀態(tài)預(yù)處理數(shù)據(jù)存儲(chǔ)信號(hào)，存儲(chǔ)系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)至多核DSP電路模塊。
[0048]FPGA數(shù)據(jù)預(yù)處理模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)和模擬信號(hào);將串口數(shù)據(jù)轉(zhuǎn)換為總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào);對(duì)總線數(shù)據(jù)和數(shù)字信號(hào)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊；發(fā)送狀態(tài)控制信號(hào)至多核DSP電路模塊;接收多核DSP電路模塊傳來的標(biāo)準(zhǔn)化狀態(tài)信息；
[0049]其中，F(xiàn)PGA數(shù)據(jù)預(yù)處理模塊包括FPGA模塊、擴(kuò)展422串口模塊和AD采集模塊；
[0050]擴(kuò)展422串口模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)；當(dāng)接收到FPGA模塊傳來的串口數(shù)據(jù)采集控制信號(hào)后，對(duì)串口數(shù)據(jù)依次進(jìn)行數(shù)據(jù)讀入、濾波、去噪、解碼處理，生成總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，通過FPGA模塊發(fā)送至高速接口模塊;并將串口數(shù)據(jù)寫入FPGA模塊的內(nèi)部緩存；
[0051]AD采集模塊:接收外部系統(tǒng)傳來模擬信號(hào)；當(dāng)接收到FPGA模塊傳來的AD轉(zhuǎn)換控制信號(hào)后，對(duì)模擬信號(hào)進(jìn)行數(shù)據(jù)采集、AD轉(zhuǎn)換，生成AD轉(zhuǎn)換后的數(shù)字信號(hào)，將數(shù)字信號(hào)發(fā)送給FPGA模塊；
[0052]FPGA模塊:發(fā)送串口數(shù)據(jù)采集控制信號(hào)至擴(kuò)展422串口模塊;接收擴(kuò)展422串口模塊傳來的串口數(shù)據(jù)，并寫入FPGA模塊的內(nèi)部緩存;接收收擴(kuò)展422串口模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào);將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);發(fā)送AD轉(zhuǎn)換控制信號(hào)至AD采集模塊;接收AD采集模塊傳來的AD轉(zhuǎn)換后的數(shù)字信號(hào);接收高速接口模塊傳來的總線數(shù)據(jù);對(duì)數(shù)字信號(hào)和總線數(shù)據(jù)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊;FPGA模塊發(fā)送給多核DSP電路模塊控制信號(hào)，接收多核DSP電路模塊發(fā)送的標(biāo)準(zhǔn)化狀態(tài)信息。
[0053]附屬電路模塊:為多核DSP電路模塊提供DSP時(shí)鐘信號(hào)和DSP電源;為FPGA數(shù)據(jù)預(yù)處理模塊提供FPGA時(shí)鐘信號(hào)和FPGA電源。
[0054]其中，附屬電路模塊包括時(shí)鐘模塊和電源模塊；時(shí)鐘模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供時(shí)鐘信號(hào)；電源模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供電源。
[0055]時(shí)鐘模塊包括多個(gè)時(shí)鐘源，分別為多核DSP電路模塊提供I路66.67MHZ時(shí)鐘信號(hào)、3路100MHZ時(shí)鐘信號(hào)、2路312.5MHZ時(shí)鐘信號(hào);為FPGA提供I路50MHZ時(shí)鐘源。
[0056]如圖2所示為高速大數(shù)據(jù)量信息處理系統(tǒng)電路原理圖，由圖可知，多核DSP芯片選用TI公司最新8核高性能處理器TMS320C6678芯片，通過高速接口模塊實(shí)現(xiàn)與外部設(shè)備的高速數(shù)據(jù)交換，運(yùn)行多任務(wù)并發(fā)程序?qū)崿F(xiàn)包括圖像在內(nèi)的導(dǎo)航數(shù)據(jù)的高速處理。
[0057]DDR3SDRAM存儲(chǔ)器給多核DSP處理器提供外部存儲(chǔ)資源。DDR3 SDRAM存儲(chǔ)器由4片DDR3存儲(chǔ)器芯片K4B1G1646X-HCH9并聯(lián)構(gòu)成，單片存儲(chǔ)容量IGbit，四片總共256MB*8bit。
[0058]Flash采用Nor Falsh芯片，通過SPI接口與DSP芯片連接，是系統(tǒng)程序的存儲(chǔ)模塊。
[0059 ] EEPROM芯片M24M01-HRMN6TP和DSP通過I化總線連接，用于存放系統(tǒng)的啟動(dòng)程序。
[0060]如圖2所示為高速大數(shù)據(jù)量信息處理系統(tǒng)電路原理圖，由圖可知:
[0061 ] 多核DSP電路模塊
[0062]多核DSP電路模塊是核心數(shù)據(jù)處理模塊，包括多核DSP、Flash電路、DDR電路和EEPROM電路所述多核DSP芯片選用TI公司最新8核高性能處理器TMS320C6678芯片，通過高速接口模塊實(shí)現(xiàn)與外部設(shè)備的高速數(shù)據(jù)交換，運(yùn)行多任務(wù)并發(fā)程序?qū)崿F(xiàn)包括圖像在內(nèi)的導(dǎo)航數(shù)據(jù)的高速處理。所述DDR電路采用DDR3存儲(chǔ)器，作為DSP程序的運(yùn)行時(shí)裝載控件。DDR3存儲(chǔ)器四片并聯(lián)，通過DSP的DDR3EMIF接口與DSP連接。所述Flash采用Nor Falsh芯片，通過SPI接口與DSP芯片連接，是系統(tǒng)的程序存儲(chǔ)模塊。所述EEPROM和DSP通過I2C總線連接，用于存放系統(tǒng)的啟動(dòng)程序。
[0063]多核DSP電路模塊是多核DSP處理器進(jìn)行數(shù)字信號(hào)處理的工作平臺(tái)。圖2給出了多核DSP電路模塊的接口電路圖。
[0064]多核DSP芯片選用TI公司最新8核高性能處理器TMS320C6678芯片，通過高速接口模塊實(shí)現(xiàn)與外部設(shè)備的高速數(shù)據(jù)交換，運(yùn)行多任務(wù)并發(fā)程序?qū)崿F(xiàn)包括圖像在內(nèi)的導(dǎo)航數(shù)據(jù)的高速處理。
[0065]DDR3SDRAM存儲(chǔ)器給多核DSP處理器提供外部存儲(chǔ)資源。DDR3 SDRAM存儲(chǔ)器由4片DDR3存儲(chǔ)器芯片K4B1G1646X-HCH9并聯(lián)構(gòu)成，單片存儲(chǔ)容量IGbit，四片總共256MB*8bit。
[0066]Flash采用Nor Falsh芯片，通過SPI接口與DSP芯片連接，是系統(tǒng)程序的存儲(chǔ)模塊。
[0067 ] EEPROM芯片M24M01-HRMN6TP和DSP通過I化總線連接，用于存放系統(tǒng)的啟動(dòng)程序。
[0068]FPGA數(shù)據(jù)預(yù)處理模塊
[0069]FPGA數(shù)據(jù)預(yù)處理模塊實(shí)現(xiàn)外部數(shù)據(jù)編解碼預(yù)處理、邏輯控制、數(shù)據(jù)存儲(chǔ)等功能，包括FPGA芯片、擴(kuò)展422串口模塊和AD采集模塊。所述FPGA芯片選用Xilinx公司的XC3S200A芯片。所述擴(kuò)展422串口模塊通過FPGA、并串轉(zhuǎn)換芯片TL16C752B、422串口芯片IL422組合而成。所述AD采集模塊由FPGA連接AD轉(zhuǎn)換芯片實(shí)現(xiàn)8路模擬量的數(shù)據(jù)采集，對(duì)系統(tǒng)的二次電壓進(jìn)行監(jiān)控。FPGA與DSP芯片之間通過SPI總線連接，F(xiàn)PGA內(nèi)部設(shè)計(jì)有FIFO存儲(chǔ)器，DSP芯片通過SPI總線讀寫FPGA內(nèi)部的FIFO存儲(chǔ)器，進(jìn)而實(shí)現(xiàn)與各種高速接口相連接的外設(shè)之間的數(shù)據(jù)通信。
[0070]FPGA數(shù)據(jù)預(yù)處理模塊包括Xilinx的FPGA-XC3S200A芯片、基于MAX9152EUE的SpaceWire驅(qū)動(dòng)電路、基于MAXl 166BCUP A/D轉(zhuǎn)換芯片和CD4051BCMTC隔離芯片的AD采集電路。
[0071]AD采集電路負(fù)責(zé)完成系統(tǒng)二次電壓和其他需要觀測(cè)的模擬量的采集，AD芯片選用MAX1166BCUP，每次可對(duì)一個(gè)模擬量Analog-VO進(jìn)行采集。FPGA控制MAX1166BCUP的AD采集過程。MAX1166B⑶P的模擬量輸入Analog-VO通過一個(gè)多路隔離開關(guān)器件⑶4051BCMTC從8路模擬輸入進(jìn)行選擇。CD4051BCMTC的有效模擬輸入量主要是系統(tǒng)的二次電壓，CD4051BCMTC的控制輸入來自于 FPGA 的信號(hào)，分別是 FPGA-AD-ctlA、FPGA-AD-ctlB 和 FPGA-AD-ctlC。
[0072]擴(kuò)展422串口模塊通過FPGA、串口控制芯片TL16C752B、422串口芯片IL422組合而成。FPGA的控制信號(hào)輸入到TL16C752B芯片，通過產(chǎn)生不同片選信號(hào)選擇使用TL16C752B的1^1^1^1^8或1^1?1'(:，？?64的數(shù)據(jù)線連接到芯片111607528的數(shù)據(jù)端口，完成串口數(shù)據(jù)的讀取或者寫入。
[0073]高速接口模塊
[0074]高速接口模塊實(shí)現(xiàn)與外部設(shè)備的高速數(shù)據(jù)傳輸，包括高速千兆網(wǎng)接口、Spacewire接口和Rapid1接口等。
[0075]所述高速以太網(wǎng)接口是一個(gè)千兆網(wǎng)絡(luò)接口，用于遠(yuǎn)程數(shù)據(jù)獲取，DSP芯片通過內(nèi)部的SGMII接口連接網(wǎng)絡(luò)層物理芯片實(shí)現(xiàn)千兆網(wǎng)絡(luò)通信。本發(fā)明采用的DSP芯片TMS320C6678具有兩個(gè)對(duì)外的SGMII接口、以太交換和網(wǎng)絡(luò)交換模塊，本發(fā)明使用Marvell公司的88E1111物理層芯片實(shí)現(xiàn)千兆網(wǎng)絡(luò)的連接。網(wǎng)絡(luò)RJ45接口發(fā)送過來的帶有調(diào)制數(shù)據(jù)的模擬信號(hào)經(jīng)過A/D轉(zhuǎn)換變成數(shù)字信號(hào)，然后依次經(jīng)過均衡、整形濾波和譯碼后由接收單元傳輸?shù)組AC芯片，實(shí)現(xiàn)數(shù)據(jù)的接收。
[0076]所述Rapid1接口是針對(duì)高性能嵌入式系統(tǒng)芯片間和板間互連而設(shè)計(jì)的通信接口，DSP芯片的4個(gè)Rapid1接口連接到FMC連接器，實(shí)現(xiàn)Rapid1接口的通信。串行Rapid1-SR1針對(duì)高性能嵌入式系統(tǒng)芯片間和板間互連而設(shè)計(jì)，它將是未來十幾年中嵌入式系統(tǒng)互連的最佳選擇。TMS320C6678提供4個(gè)Rapid1接口，本方案將4個(gè)串行Rapid1接口連接到FMC連接器，方便系統(tǒng)擴(kuò)展。
[0077]所述SpaceWire接口是ESA聯(lián)合歐洲空間公司和學(xué)術(shù)界共同制定的面向航天應(yīng)用的新型高速數(shù)據(jù)總線標(biāo)準(zhǔn)，具有高速全雙工、簡(jiǎn)單靈活、協(xié)議開放的特點(diǎn)，在本發(fā)明中FPGA通過驅(qū)動(dòng)部件MAX9152EUE連接SpaceWire接口，F(xiàn)PGA運(yùn)行Veri log程序?qū)崿F(xiàn)SpaceWire數(shù)據(jù)的接收和發(fā)送，SpaceWire協(xié)議由FPGA中的編解碼邏輯SPW-1P核實(shí)現(xiàn)。
[0078]如圖3所示為FPGA數(shù)據(jù)預(yù)處理模塊SpaceWire信號(hào)驅(qū)動(dòng)電路圖，如圖4所示為高速數(shù)據(jù)接口模塊SpaceWire信號(hào)驅(qū)動(dòng)電路圖，由圖可知，F(xiàn)PGA預(yù)處理模塊作為SpaceWire總線接口模塊的控制器，通過MAX9152EUE驅(qū)動(dòng)器件擴(kuò)展SpaceWire接口，F(xiàn)PGA的信號(hào)線FPGA_SPW-TXDO-P和FPGA_SPW-TXD0-N、FPGA_SPW-TXS0_P和FPGA_SPW-TXS0_N、FPGA_SPff-TXD1-P和FPGA_SPW-TXD 1-N、FPGA_SPff-TXS 1-P和FPGA_SPW_TXS 1-N經(jīng)過MAX915 2EUE驅(qū)動(dòng)輸出后分別作為 SpaceWire 總線的差分輸出信號(hào) SPW-TXDO-P 和 SPW-TXD0-N、SPW-TXS0-P 和 SPW-TXSO-N、SPW-TXD1-P 和 SPW-TXD1-N、SPW-TXS1-P 和 SPW-TXSl-N dpaceWire 總線的差分輸入信號(hào)線SPW-RXDO-P和 SPW-RXDO-N、SPW-RXS0-P和 SPW-RXS0-N、SPff-RXD1-P和 SPW-RXD1-N、SPff-RXSl-P 和 SPW-RXSl-N 經(jīng)過 MAX9152EUE 驅(qū)動(dòng)后作為 FPGA 的輸入信號(hào) FPGA_SPW-RXD0-P 和FPGA_SPff-RXDO-N、FPGA_SPW-RXS0_P和FPGA_SPW-RXS0_N、FPGA_SPff-RXD1-P和FPGA_SPW_RXD1-N、FPGA_SPff-RXS 1-P和 SPW-RXS1-N。
[0079]附屬電路模塊
[0080]附屬電路模塊包括時(shí)鐘模塊和電源模塊等。所述時(shí)鐘模塊包括多個(gè)時(shí)鐘源，系統(tǒng)采用ICS85431和⑶CL6010RGZ時(shí)鐘芯片產(chǎn)生系統(tǒng)需要的各個(gè)時(shí)鐘源。所述附屬電路的電源模塊產(chǎn)生多種電壓值的電源信號(hào)，電源模塊通過UCD922、TPS4620、TPS54622和TPS54231等電源芯片產(chǎn)生這些不同電壓值的電源信號(hào)，供DSP以及FPGA等模塊使用。
[0081 ] 時(shí)鐘電路模塊由兩片時(shí)鐘控制芯片CDCE62005RGZT級(jí)聯(lián)而成，第一片時(shí)鐘芯片外接25MHZ晶振，通過FPGA對(duì)其寄存器進(jìn)行設(shè)置后，第一片時(shí)鐘芯片產(chǎn)生2路100MHZ(作為第二片時(shí)鐘芯片的輸入)、I路66.67MHZ(DDR3存儲(chǔ)器使用)兩種時(shí)鐘信號(hào)。100MHZ的時(shí)鐘信號(hào)再輸入到第二片時(shí)鐘芯片⑶CE62005RGZT，通過FPGA對(duì)其寄存器進(jìn)行設(shè)置后，第二片時(shí)鐘芯片產(chǎn)生三路100MHZ、2路312.5MHZ時(shí)鐘信號(hào)，供系統(tǒng)各個(gè)模塊使用。時(shí)鐘電路還包括一個(gè)50MHZ晶振，其輸出供給FPGA使用。
[0082]系統(tǒng)中各個(gè)模塊需要的電壓包括1.0￥、1.2￥、1.5￥、1.8￥、2.5￥、3.3￥、5￥等幾種電壓，在本發(fā)明中采用多片電源芯片來產(chǎn)生系統(tǒng)所需電壓信號(hào)。系統(tǒng)電源輸入12V，提供DSP核心模塊使用的-0.75￥、1￥電壓、1.27、1.5￥、1.8￥丄2￥、3.3￥電壓，供卩?6厶使用的1￥電壓、3.3￥電壓信號(hào)，5￥電壓信號(hào)作為輸入，通過1^03618芯片產(chǎn)生1.5￥和0.75電壓信號(hào)，通過AIC1084產(chǎn)生一路1.8V電壓信號(hào)，通過LTS3507產(chǎn)生2路1.8V電壓、2.5V電壓和1.2V電壓信號(hào)。
[0083]實(shí)施效果:
[0084]區(qū)別于【背景技術(shù)】，本發(fā)明通過采用基于FPGA+多核DSP的并行處理硬件架構(gòu)，F(xiàn)PGA處理單元實(shí)現(xiàn)SpaceWire或LVDS總線數(shù)據(jù)的接收和發(fā)送以及圖像數(shù)據(jù)的預(yù)處理，多核DSP運(yùn)行可實(shí)現(xiàn)基于MPI的并行處理算法，有效的解決了組合導(dǎo)航數(shù)據(jù)高速、實(shí)時(shí)、方便傳輸、海量存儲(chǔ)等處理要求。
[0085]本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
【主權(quán)項(xiàng)】
1.一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:包括高速接口模塊、多核DSP電路模塊、FPGA數(shù)據(jù)預(yù)處理模塊和附屬電路模塊； 高速接口模塊:接收外部設(shè)備傳來的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)和總線數(shù)據(jù);接收多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)和板間數(shù)據(jù)請(qǐng)求信號(hào)，將遠(yuǎn)程數(shù)據(jù)和信息處理板間數(shù)據(jù)發(fā)送給多核DSP電路模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線數(shù)據(jù)發(fā)送給FPGA數(shù)據(jù)預(yù)處理模塊； 多核DSP電路模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù);發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù);接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA數(shù)據(jù)預(yù)處理模塊； FPGA數(shù)據(jù)預(yù)處理模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)和模擬信號(hào)；將串口數(shù)據(jù)轉(zhuǎn)換為總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào);對(duì)總線數(shù)據(jù)和數(shù)字信號(hào)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊;發(fā)送狀態(tài)控制信號(hào)至多核DSP電路模塊;接收多核DSP電路模塊傳來的標(biāo)準(zhǔn)化狀態(tài)信息； 附屬電路模塊:為多核DSP電路模塊提供DSP時(shí)鐘信號(hào)和DSP電源;為FPGA數(shù)據(jù)預(yù)處理模塊提供FPGA時(shí)鐘信號(hào)和FPGA電源。2.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述高速接口模塊包括千兆網(wǎng)接口、Spacewire接口和Rapid1接口 ；千兆網(wǎng)接口接收外部設(shè)備傳送來的遠(yuǎn)程數(shù)據(jù)，在接收到多核DSP電路模塊傳來的遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)后，將遠(yuǎn)程數(shù)據(jù)傳輸至多核DSP電路模塊;Rapid1接口接收外部設(shè)備傳來的信息處理板間數(shù)據(jù)，在接收到多核DSP電路模塊傳來的板間數(shù)據(jù)請(qǐng)求信號(hào)后，將信息處理板間數(shù)據(jù)傳輸至多核DSP電路模塊；Spacewire接口接收外部設(shè)備傳來的總線數(shù)據(jù)，在接收到FPGA數(shù)據(jù)預(yù)處理模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)后，將總線數(shù)據(jù)傳輸至FPGA數(shù)據(jù)預(yù)處理模塊。3.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述多核DSP電路模塊包括多核DSP模塊、Flash模塊、DDR模塊和EEPROM模塊； 多核DSP模塊:發(fā)送遠(yuǎn)程數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊;接收高速接口模塊傳來的遠(yuǎn)程數(shù)據(jù)，將遠(yuǎn)程數(shù)據(jù)發(fā)送至DDR模塊;發(fā)送板間數(shù)據(jù)請(qǐng)求信號(hào)至高速接口模塊，接收高速接口模塊傳來的信息處理板間數(shù)據(jù)，將信息處理板間數(shù)據(jù)發(fā)送至Flash模塊;接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)進(jìn)行信息融合，生成標(biāo)準(zhǔn)化狀態(tài)信息，并將標(biāo)準(zhǔn)化狀態(tài)信息傳輸回FPGA模塊； DDR模塊:接收多核DSP模塊傳來遠(yuǎn)程數(shù)據(jù)，存儲(chǔ)遠(yuǎn)程數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的遠(yuǎn)程數(shù)據(jù)至多核DSP電路模塊；Flash模塊:接收多核DSP模塊傳來的信息處理板間數(shù)據(jù)，存儲(chǔ)信息處理板間數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的信息處理板間數(shù)據(jù)至多核DSP電路模塊； EEPROM模塊接收到多核DSP存放系統(tǒng)的狀態(tài)預(yù)處理數(shù)據(jù)存儲(chǔ)信號(hào)，存儲(chǔ)系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)；當(dāng)多核DSP電路模塊接收FPGA數(shù)據(jù)預(yù)處理模塊傳來的狀態(tài)控制信號(hào)后，傳輸存儲(chǔ)的系統(tǒng)狀態(tài)預(yù)處理數(shù)據(jù)至多核DSP電路模塊。4.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:FPGA數(shù)據(jù)預(yù)處理模塊包括FPGA模塊、擴(kuò)展422串口模塊和AD采集模塊； 擴(kuò)展422串口模塊:接收外部系統(tǒng)傳來的串口數(shù)據(jù)；當(dāng)接收到FPGA模塊傳來的串口數(shù)據(jù)采集控制信號(hào)后，對(duì)串口數(shù)據(jù)依次進(jìn)行數(shù)據(jù)讀入、濾波、去噪、解碼處理，生成總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)，通過FPGA模塊發(fā)送至高速接口模塊;并將串口數(shù)據(jù)寫入FPGA模塊的內(nèi)部緩存； AD采集模塊:接收外部系統(tǒng)傳來模擬信號(hào)；當(dāng)接收到FPGA模塊傳來的AD轉(zhuǎn)換控制信號(hào)后，對(duì)模擬信號(hào)進(jìn)行數(shù)據(jù)采集、AD轉(zhuǎn)換，生成AD轉(zhuǎn)換后的數(shù)字信號(hào)，將數(shù)字信號(hào)發(fā)送給FPGA豐旲塊; FPGA模塊:發(fā)送串口數(shù)據(jù)采集控制信號(hào)至擴(kuò)展422串口模塊;接收擴(kuò)展422串口模塊傳來的串口數(shù)據(jù)，并寫入FPGA模塊的內(nèi)部緩存;接收收擴(kuò)展422串口模塊傳來的總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào);將總線差分?jǐn)?shù)據(jù)請(qǐng)求信號(hào)發(fā)送至高速接口模塊;接收高速接口模塊傳來的總線數(shù)據(jù);發(fā)送AD轉(zhuǎn)換控制信號(hào)至AD采集模塊;接收AD采集模塊傳來的AD轉(zhuǎn)換后的數(shù)字信號(hào);接收高速接口模塊傳來的總線數(shù)據(jù);對(duì)數(shù)字信號(hào)和總線數(shù)據(jù)依次進(jìn)行濾波、去噪、編解碼預(yù)處理生成狀態(tài)預(yù)處理數(shù)據(jù)，將狀態(tài)預(yù)處理數(shù)據(jù)發(fā)送給多核DSP電路模塊;FPGA模塊發(fā)送給多核DSP電路模塊控制信號(hào)，接收多核DSP電路模塊發(fā)送的標(biāo)準(zhǔn)化狀態(tài)信息。5.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述的附屬電路模塊包括時(shí)鐘模塊和電源模塊;時(shí)鐘模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供時(shí)鐘信號(hào)；電源模塊為多核DSP電路模塊和FPGA數(shù)據(jù)預(yù)處理模塊提供電源。6.根據(jù)權(quán)利要求5所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述時(shí)鐘模塊包括多個(gè)時(shí)鐘源，分別為多核DSP電路模塊提供I路66.6 7MHZ時(shí)鐘信號(hào)、3路10MHZ時(shí)鐘信號(hào)、2路312.5MHZ時(shí)鐘信號(hào);為FPGA提供I路50MHZ時(shí)鐘源。7.根據(jù)權(quán)利要求3所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述的多核DSP模塊對(duì)遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)依次進(jìn)行濾波去噪、圖像分割、圖像增強(qiáng)處理，然后進(jìn)行數(shù)據(jù)配準(zhǔn)，通過坐標(biāo)變換和單位換算，把接收到的遠(yuǎn)程數(shù)據(jù)、信息處理板間數(shù)據(jù)、狀態(tài)預(yù)處理數(shù)據(jù)變換成統(tǒng)一的表達(dá)形式，采用卡爾曼濾波算法進(jìn)行數(shù)據(jù)融合，得到融合后的系統(tǒng)標(biāo)準(zhǔn)化狀態(tài)信息。8.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:外部系統(tǒng)與高速大數(shù)據(jù)量信息處理系統(tǒng)之間數(shù)據(jù)雙向傳輸?shù)乃俾蕿?2500M/min，高速大數(shù)據(jù)量系統(tǒng)中SpaceWire總線數(shù)據(jù)傳輸速率為200Mbps。9.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述的多核DSP模塊設(shè)置有支持lO/lOO/lOOOMbps數(shù)據(jù)傳輸速度的千兆網(wǎng)端口，實(shí)現(xiàn)與遠(yuǎn)程終端的高速數(shù)據(jù)傳輸。10.根據(jù)權(quán)利要求1所述的一種高速大數(shù)據(jù)量信息處理系統(tǒng)，其特征在于:所述的多核DSP電路模塊存儲(chǔ)容量:SDRAM—4Gbit；帶寬>200MB/s ；固態(tài)存儲(chǔ)器采用NAND FLASH具備.512Mb 容量，E2PR0M:1M。
【文檔編號(hào)】G06F13/40GK105893307SQ201610192967
【公開日】2016年8月24日
【申請(qǐng)日】2016年3月30日
【發(fā)明人】韓惠蓮, 蔣彭龍, 劉亮亮, 杜亞玲, 嚴(yán)志剛
【申請(qǐng)人】北京航天自動(dòng)控制研究所, 中國運(yùn)載火箭技術(shù)研究院