外部輸入指令控制各自FPGA芯片內(nèi)的通道連接狀態(tài)和通道速率，同時控制各自FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率，更進一步地，還將FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率進行匹配。其中，在本實施例中，所述FPGA芯片通過SPI或I2C串行總線的方式接收外部輸入指令。也就是說，其片間連接通路通斷功能的實現(xiàn)具體由外部輸入指令控制，通過輸入外部指令的方式控制兩個FPGA芯片間數(shù)據(jù)通信。
[0042]具體地，在本實施例中，在每一個所述FPGA芯片內(nèi)均配置:用于控制FPGA芯片內(nèi)的通道連接狀態(tài)的連接狀態(tài)寫寄存器和用于根據(jù)通道連接狀態(tài)控制通道速率的通道速率寫寄存器。
[0043]其中，當(dāng)所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第一預(yù)設(shè)值時，對應(yīng)的所述通道速率寫寄存器控制所述通道速率位于可同時支持高速和低速兩種數(shù)據(jù)傳輸模式的高速模式或所述通道速率寫寄存器控制所述通道速率位于支持低速數(shù)據(jù)傳輸模式的低速模式。
[0044]當(dāng)所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第二預(yù)設(shè)值時，對應(yīng)的FPGA芯片內(nèi)的數(shù)據(jù)傳輸通道斷開。此外，數(shù)據(jù)傳輸通道的通斷不僅與通道連接狀態(tài)有關(guān)，還與通道速率與實際傳輸速率是否匹配有關(guān)，即FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率是否匹配有關(guān)，當(dāng)FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率不匹配時，數(shù)據(jù)傳輸通道斷開。
[0045]本實施例默認高速和低速兩種速率可選，但不限于高速和低速兩種傳輸速率模式，可以進行多種速率的配置，比如高中低速三種速率。
[0046]可見，本實施例提供的一種速率可配式FPGA片間通信的連接方法支持多通道數(shù)據(jù)并行收發(fā)，支持較大的傳輸速率窗口，同時可兼容多速率通信模式。
[0047]也就是說，在本實施例的步驟S12中，包括兩個寫寄存器:連接狀態(tài)寫寄存器和通道速率寫寄存器，每一個FPGA芯片通過SPI或I2C串行總線從外部接收訪問，采用寫入寄存器的方式建立兩個FPGA芯片的片間連接條件:當(dāng)連接條件滿足時則兩個FPGA芯片對通，雙向串行數(shù)據(jù)收發(fā)正常，否則鏈路中斷。其中，具體地，在本實施例中，所述第一預(yù)設(shè)值為1，所述第二預(yù)設(shè)值為0，即連接狀態(tài)用1和0來表示通斷，通道支持高速和低速兩種模式。如圖2所示，在接收到外部控制指令后:
[0048]1)當(dāng)連接狀態(tài)寫寄存器將連接狀態(tài)置1，通道速率寫寄存器通道速率設(shè)為高速，此時通道支持高速和低速兩種數(shù)據(jù)傳輸模式。
[0049]2)當(dāng)連接狀態(tài)寫寄存器將連接狀態(tài)置1，通道速率寫寄存器將通道速率設(shè)為低速，此時通道僅支持低速的數(shù)據(jù)傳輸模式。
[0050]3)當(dāng)連接狀態(tài)寫寄存器連接狀態(tài)置0，數(shù)據(jù)傳輸通路斷開，此時通道速率的配置對整條工作鏈路無影響。
[0051]為使本領(lǐng)域技術(shù)人員進一步理解本實施例中的速率可配式FPGA片間通信的連接方法，以下將進一步說明本實施例中速率可配式FPGA片間通信的連接方法的實施過程。
[0052]首先，通過分別配置在兩個FPGA芯片內(nèi)的吉比特收發(fā)器將所述兩個FPGA芯片連接起來，其中，兩個FPGA芯片通過協(xié)議握手的方式控制兩個吉比特收發(fā)器之間的連接狀態(tài)。板級(兩個FPGA芯片)的驗證環(huán)境配置完畢后，通過輸入外部控制指令的方式控制板間(兩個FPGA芯片間)數(shù)據(jù)通信。當(dāng)FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率不匹配時，數(shù)據(jù)傳輸通道斷開。若對外收發(fā)數(shù)據(jù)的傳輸速率與所設(shè)通道速率匹配，則吉比特收發(fā)器正常收發(fā)數(shù)據(jù)，否則數(shù)據(jù)鏈路斷開。當(dāng)連接狀態(tài)寫寄存器將連接狀態(tài)置1，此時通道處于連接狀態(tài)，通道速率寫寄存器將通道速率設(shè)為高速，此時數(shù)據(jù)傳輸支持高速和低速兩種傳輸速率模式，當(dāng)連接狀態(tài)寫寄存器將連接狀態(tài)置1，通道速率寫寄存器將通道速率設(shè)為低速，此時通道為低速通道，僅支持低傳輸速率的數(shù)據(jù)傳輸，若數(shù)據(jù)選用高速模式傳輸，則傳輸速率與通道速率不匹配，數(shù)據(jù)鏈路斷開。當(dāng)連接狀態(tài)寫寄存器將連接狀態(tài)置0，板間連接狀態(tài)斷開，數(shù)據(jù)通路關(guān)閉，此時通道速率的配置對整條工作鏈路無影響。
[0053]為實現(xiàn)本實施例中的一種速率可配式FPGA片間通信的連接方法，本實施例還提供一種速率可配式FPGA片間通信的連接系統(tǒng)，具體地，如圖3所示，所述速率可配式FPGA片間通信的連接系統(tǒng)1包括:第一 FPGA芯片11和第二 FPGA芯片12。即在所述速率可配式FPGA片間通信的連接系統(tǒng)1中，連接過程的實現(xiàn)包括FPGA片間部分和片內(nèi)部分，其中片間部分由兩個FPGA芯片組成，片內(nèi)部分由兩個FPGA內(nèi)的具體功能模塊實現(xiàn)。
[0054]具體地，如圖3所示，所述第一 FPGA芯片11內(nèi)配置有:第一連接控制模塊111，第一應(yīng)用功能模塊112以及第一吉比特收發(fā)器113。
[0055]如圖4所示，所述第一連接控制模塊111用于根據(jù)接收到的外部輸入指令控制所述第一 FPGA芯片11內(nèi)的通道連接狀態(tài)和通道速率；所述第一吉比特收發(fā)器113與所述第一連接控制模塊111相連，用于提供所述第一 FPGA芯片11對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸接口 ；所述第一應(yīng)用功能模塊112分別與所述第一連接控制模塊111和所述第一吉比特收發(fā)器113相連，用于向所述第一吉比特收發(fā)器113收發(fā)數(shù)據(jù)并將所述第一 FPGA芯片11對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與所述第一 FPGA芯片11內(nèi)的通道速率進行速率匹配，即所述第一應(yīng)用功能模塊112的功能是決定數(shù)據(jù)傳輸速率。若對外數(shù)據(jù)的傳輸速率與第一連接控制模塊111中所設(shè)通道速率匹配，則第一吉比特收發(fā)器113正常收發(fā)數(shù)據(jù)，否則數(shù)據(jù)鏈路斷開。
[0056]其中，在本實施例中，所述第一連接控制模塊111通過SPI或I2C串行總線的方式接收外部輸入指令。也就是說，其片間連接通路通斷功能的實現(xiàn)具體由外部輸入指令控制，通過輸入外部指令的方式控制第一 FPGA芯片11和第二 FPGA芯片12間數(shù)據(jù)通信。
[0057]具體地，如圖3所示，所述第二 FPGA芯片12內(nèi)配置有:第二連接控制模塊121，第二應(yīng)用功能模塊122以及第二吉比特收發(fā)器123。
[0058]如圖4所示，所述第二連接控制模塊121用于控制所述第二 FPGA芯片12內(nèi)的通道連接狀態(tài)和通道速率；所述第二應(yīng)用功能模塊122分別與所述第二連接控制模塊121和所述第二吉比特收發(fā)器123相連，用于向所述第二吉比特收發(fā)器123收發(fā)數(shù)據(jù)并將所述第二 FPGA芯片12對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與所述第二 FPGA芯片12內(nèi)的通道速率進行速率匹配，即所述第二應(yīng)用功能模塊122的功能是決定數(shù)據(jù)傳輸速率。若對外數(shù)據(jù)的傳輸速率與第二連接控制模塊121中所設(shè)通道速率匹配，則第二吉比特收發(fā)器123正常收發(fā)數(shù)據(jù)，否則數(shù)據(jù)鏈路斷開。所述第二吉比特收發(fā)器123分別與所述第一 FPGA芯片11中的第一吉比特收發(fā)器113、所述第二連接控制模塊121和所述第二應(yīng)用功能模塊122相連，用于提供所述第二 FPGA芯片12對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸接口。
[0059]其中，在本實施例中，所述第二連接控制模塊121通過SPI或I2C串行總線的方式接收外部輸入指令。也就是說，其片間連接通路通斷功能的實現(xiàn)具體由外部輸入指令控制，通過輸入外部指令的方式控制第一 FPGA芯片11和第二 FPGA芯片12間數(shù)據(jù)通信。
[0060]在本實施例中，第一 FPGA芯片11和第二 FPGA芯片12通過分別配置在第一 FPGA芯片11和第二 FPGA芯片12內(nèi)的吉比特收發(fā)器相連。具體地，所述第一 FPGA芯片11和所述第二 FPGA芯片12通過協(xié)議握手的方式控制所述第一吉比特收發(fā)器113和所述第二吉比特收發(fā)器123之間的連接狀態(tài)。即將片間部分兩個FPGA芯片的高速串行收發(fā)器(高速吉比特收發(fā)器(GTX))I/0接口相連。
[0061]此外，在本實施例中，所述第一連接控制模塊111和所述第二連接控制模塊121均包括:連接狀態(tài)寫寄存器和通道速率寫寄存器。
[0062]所述連接狀態(tài)寫寄存器分別用于控制各自所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)；所述通道速率寫寄存器與所述連接狀態(tài)寫寄存器相連，用于根據(jù)通道連接狀態(tài)控制通道速率。
[0063]其中，在本實施例中，所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第一預(yù)設(shè)值時，對應(yīng)的所述通道速率寫寄存器控制所述通道速率位于可同時支持高速和低速兩種數(shù)據(jù)傳輸模式的高速模式或所述通道速率寫寄存器控制所述通道速率位于支持低速數(shù)據(jù)傳輸模式的低速模式；所述連接狀態(tài)寫寄存器將所對應(yīng)的FPGA芯片內(nèi)的通道連接狀態(tài)設(shè)置為第二預(yù)設(shè)值時，對應(yīng)的FPGA芯片內(nèi)的數(shù)據(jù)傳輸通道斷開。此外，數(shù)據(jù)傳輸通道的通斷不僅與通道連接狀態(tài)有關(guān)，還與通道速率與實際傳輸速率是否匹配有關(guān)，即FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率是否匹配有關(guān)，當(dāng)FPGA芯片對外收發(fā)數(shù)據(jù)的數(shù)據(jù)傳輸速率與FPGA芯片內(nèi)的通道速率不匹配時，數(shù)據(jù)傳輸通道斷開。
[0064]本實施例默認高速和低速兩種速率可選，但不限于高速和低速兩種傳輸速率模式，可以進行多種速率的配置，比如高中低速三種速率?？梢姡緦嵤├峁┑囊环N速率可配式FPGA片間通信的連接方法支持多通道