擴(kuò)散長(zhǎng)度受保護(hù)的電路和設(shè)計(jì)方法
【專利說明】擴(kuò)散長(zhǎng)度受保護(hù)的電路和設(shè)計(jì)方法
[0001]領(lǐng)域
[0002]本公開一般涉及電路和設(shè)計(jì)電路的方法。
[0003]相關(guān)技術(shù)描述
[0004]技術(shù)進(jìn)步已產(chǎn)生越來越小且越來越強(qiáng)大的電子設(shè)備。例如，當(dāng)前存在各種移動(dòng)設(shè)備，諸如無線電話、個(gè)人數(shù)字助理(PDA)和尋呼設(shè)備。移動(dòng)設(shè)備可以是小、重量輕且易于被用戶攜帶的。無線電話(諸如蜂窩電話和網(wǎng)際協(xié)議(IP)電話)可通過無線網(wǎng)絡(luò)傳達(dá)語音和數(shù)據(jù)分組。此外，許多此類無線電話包括被納入于其中的其他類型的設(shè)備。例如，無線電話還可包括數(shù)碼相機(jī)、數(shù)碼攝像機(jī)、數(shù)字記錄器以及音頻文件播放器。同樣，此類無線電話可處理可執(zhí)行指令，包括可被用于訪問因特網(wǎng)的軟件應(yīng)用，諸如web瀏覽器應(yīng)用。由此，無線電話和其他電子設(shè)備可包括顯著的計(jì)算能力。
[0005]集成電路日漸包括更大數(shù)目的晶體管。例如，隨著半導(dǎo)體器件工藝按比例減小，更多的晶體管可以被制造在特定的半導(dǎo)體區(qū)域中，這可以使得能夠?qū)崿F(xiàn)越來越小且越來越強(qiáng)大的電子設(shè)備。然而，一些電路特征可能不會(huì)隨著半導(dǎo)體工藝而線性地“縮放”。例如，由晶體管之間的有所不同的物理特性而引起的性能變動(dòng)對(duì)于減小尺寸的半導(dǎo)體工藝而言可能更為顯著，特別是對(duì)于設(shè)計(jì)成使用“匹配的”晶體管和/或精確的時(shí)間區(qū)間來操作的電路組件來說尤是如此。此類變動(dòng)可能會(huì)改動(dòng)與電子設(shè)備相關(guān)聯(lián)的操作(例如，驅(qū)動(dòng)電流降級(jí))并且可能給生成半導(dǎo)體設(shè)備的布局(例如，生成與電路設(shè)計(jì)參數(shù)兼容而又在特定區(qū)域包括大數(shù)目的晶體管的布局)帶來巨大挑戰(zhàn)。
[0006]概述
[0007]根據(jù)本公開的集成電路可以包括經(jīng)橋接(例如，延伸)的擴(kuò)散上覆氧化物(OD) “島”。因?yàn)樵贠D區(qū)的邊緣所形成的晶體管可以顯現(xiàn)出相比于在OD區(qū)中央的晶體管而言不同的或“不匹配的”性能特征(例如，閾值電壓和/或漏極電流)，所以橋接多個(gè)OD區(qū)或“島”來形成連續(xù)的OD區(qū)可以增進(jìn)晶體管之間的性能相似性。例如，OD區(qū)端部的淺溝槽隔離(STI)邊緣對(duì)邊緣晶體管施加的機(jī)械應(yīng)力比對(duì)中央晶體管施加的機(jī)械壓力要大，這潛在地引發(fā)了常規(guī)器件中的性能失配(例如，由于擴(kuò)散長(zhǎng)度(LOD)效應(yīng))。
[0008]通過橋接集成電路的諸OD區(qū)，可以達(dá)成諸晶體管之間增進(jìn)的性能相似性，這可以改善集成電路的操作。為了解說，對(duì)于設(shè)計(jì)成基于短脈沖寬度(例如，大約200微微秒)操作的脈沖式鎖存器電路而言，由OD區(qū)的邊緣處的晶體管與中央?yún)^(qū)的晶體管之間的性能差別所引起的“失配”可以被避免。相應(yīng)地，脈沖式鎖存器電路可以顯現(xiàn)出變動(dòng)控制、更高的驅(qū)動(dòng)電流/更好的性能、更高的產(chǎn)出、更準(zhǔn)確的脈沖寬度控制、更緊的脈沖寬度分布、和/或其他期望的性能特性。
[0009]延伸OD區(qū)可以包括創(chuàng)建虛設(shè)器件。例如，延伸OD區(qū)可以使得該OD區(qū)連接到多晶硅(PSi)區(qū)，這創(chuàng)建了至少一個(gè)“虛設(shè)”晶體管。虛設(shè)晶體管可以被門控為開啟(例如，源-漏短接)并且耦合到電源端子或接地端子，這使得該虛設(shè)晶體管起到“解耦電容器”的功能(例如，通過將信號(hào)的特定頻率分流或“解耦”到接地)，而這可以是有利的。根據(jù)替換性實(shí)施例，虛設(shè)晶體管可以被門控為關(guān)閉并且可以連接到其他電節(jié)點(diǎn)。
[0010]在特定實(shí)施例中，一電路包括脈沖式鎖存器電路。該脈沖式鎖存器電路包括第一多個(gè)晶體管。該第一多個(gè)晶體管中的一個(gè)或多個(gè)晶體管是擴(kuò)散長(zhǎng)度(LOD)受保護(hù)的。
[0011 ] 在另一特定實(shí)施例中，一種方法包括在電路設(shè)計(jì)中并且由處理器標(biāo)識(shí)第一擴(kuò)散上覆氧化物(OD)區(qū)與第二 OD區(qū)之間的間隙。響應(yīng)于標(biāo)識(shí)出該間隙，處理器通過向該電路設(shè)計(jì)添加虛設(shè)器件以橋接該間隙來生成經(jīng)修改的電路設(shè)計(jì)。
[0012]在另一特定實(shí)施例中，一種方法包括在包括多個(gè)晶體管的脈沖式鎖存器電路處生成輸出信號(hào)。該多個(gè)晶體管中的每個(gè)晶體管是擴(kuò)散長(zhǎng)度(LOD)受保護(hù)的。
[0013]在另一特定實(shí)施例中，一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)存儲(chǔ)了可以由處理器執(zhí)行以執(zhí)行操作的指令，這些操作包括在電路設(shè)計(jì)中并由處理器標(biāo)識(shí)第一擴(kuò)散上覆氧化物(OD)區(qū)與第二 OD區(qū)之間的間隙。這些操作進(jìn)一步包括響應(yīng)于標(biāo)識(shí)出該間隙并且由處理器通過向該電路設(shè)計(jì)添加虛設(shè)器件以橋接該間隙來生成經(jīng)修改的電路設(shè)計(jì)。
[0014]在另一特定實(shí)施例中，一種設(shè)備包括用于響應(yīng)于時(shí)鐘信號(hào)生成脈沖信號(hào)的裝置。該設(shè)備進(jìn)一步包括用于響應(yīng)于該脈沖信號(hào)生成輸出信號(hào)的裝置。用于生成輸出信號(hào)的裝置包括各自為擴(kuò)散長(zhǎng)度(LOD)受保護(hù)的多個(gè)晶體管。
[0015]由至少一個(gè)所公開的實(shí)施例提供的一個(gè)特定優(yōu)勢(shì)在于集成電路的諸晶體管之間增進(jìn)的性能相似性。例如，對(duì)于設(shè)計(jì)成基于短脈沖寬度(例如，大約200微微秒)操作的脈沖式鎖存器電路而言，由處在OD區(qū)的邊緣處的晶體管與中央?yún)^(qū)的晶體管之間的性能差別所引起的“失配”可以被避免。相應(yīng)地，該脈沖式鎖存器電路可以顯現(xiàn)出變動(dòng)控制、更高的驅(qū)動(dòng)電流/更好的性能、更高的產(chǎn)出、更準(zhǔn)確的脈沖寬度控制、更緊的脈沖寬度分布、和/或其他期望的性能特征。本公開的其他方面、優(yōu)點(diǎn)和特征將在閱讀了整個(gè)申請(qǐng)后變得明了，整個(gè)申請(qǐng)包括下述章節(jié):附圖簡(jiǎn)述、詳細(xì)描述以及權(quán)利要求。
[0016]附圖簡(jiǎn)述
[0017]圖1是解說對(duì)電路設(shè)計(jì)的修改的特定實(shí)施例的示圖；
[0018]圖2是解說對(duì)電路設(shè)計(jì)的修改的另一特定實(shí)施例的示圖；
[0019]圖3是解說脈沖式鎖存器電路的特定實(shí)施例的示圖；
[0020]圖4A是描繪設(shè)計(jì)電路(諸如圖3的脈沖式鎖存器電路)的方法的特定解說性實(shí)施例的流程圖；
[0021]圖4B是描繪操作圖3的脈沖式鎖存器電路的方法的特定解說性實(shí)施例的流程圖；
[0022]圖5是包括圖3的脈沖式鎖存器電路的移動(dòng)設(shè)備的特定解說性實(shí)施例的框圖；以及
[0023]圖6是制造包括圖3的脈沖式鎖存器電路的電子設(shè)備的制造過程的特定解說性實(shí)施例的數(shù)據(jù)流圖。
[0024]詳細(xì)描述
[0025]參見圖1，描繪了生成電路設(shè)計(jì)108的系統(tǒng)，且該系統(tǒng)被一般地指示為100。在修改電路設(shè)計(jì)108以生成經(jīng)修改的電路設(shè)計(jì)154之后，該系統(tǒng)被描繪并被一般地指示為150。電路設(shè)計(jì)108是使用計(jì)算機(jī)104來生成的。如圖1中所示，計(jì)算機(jī)104包括耦合到存儲(chǔ)器112的處理器116。存儲(chǔ)器112可存儲(chǔ)可由處理器116執(zhí)行的指令120。在特定實(shí)施例中，電路設(shè)計(jì)108在計(jì)算機(jī)104的顯示設(shè)備處被顯示。
[0026]電路設(shè)計(jì)108可以包括第一擴(kuò)散上覆氧化物(OD)區(qū)124(例如，擴(kuò)散與晶體管柵極氧化物的毗連區(qū))和第二 OD區(qū)128。OD區(qū)124、128可以對(duì)應(yīng)于要基于電路設(shè)計(jì)108制造的集成電路的一個(gè)或多個(gè)晶體管。例如，電路設(shè)計(jì)108可以對(duì)應(yīng)于該集成電路的至少一部分的第一布局并且可以在設(shè)計(jì)該集成電路的布局階段生成。
[0027]如圖1中所示，電路設(shè)計(jì)108中的間隙144將第一 OD區(qū)124與第二 OD區(qū)128分隔開來。在特定實(shí)施例中，指令120可由處理器116執(zhí)行以標(biāo)識(shí)OD區(qū)124、128之間的間隙144。例如，指令120可由處理器116執(zhí)行以分析與電路設(shè)計(jì)108相關(guān)聯(lián)的數(shù)據(jù)以標(biāo)識(shí)電路設(shè)計(jì)108的諸OD區(qū)之間的間隙，諸如分隔了 OD區(qū)124、128的間隙144。指令120可由處理器116執(zhí)行以橋接間隙144以生成經(jīng)修改的電路設(shè)計(jì)154。經(jīng)修改的電路設(shè)計(jì)154可以對(duì)應(yīng)于該集成電路的至少一部分的第二布局并且可以在設(shè)計(jì)該集成電路的布局階段生成。
[0028]在經(jīng)修改的電路設(shè)計(jì)154中，間隙144已經(jīng)被橋接以形成經(jīng)橋接的(例如，連續(xù)的)OD區(qū)158。經(jīng)橋接的OD區(qū)158包括第一 OD區(qū)124和第二 OD區(qū)128。經(jīng)橋接的OD區(qū)158進(jìn)一步包括橋接了間隙144的虛設(shè)器件162(例如，虛設(shè)器件162已經(jīng)被添加到電路設(shè)計(jì)108以生成經(jīng)修改的電路設(shè)計(jì)154)。
[0029]如以下所進(jìn)一步解釋的，橋接該間隙144以生成經(jīng)修改的電路設(shè)計(jì)154可以改善基于經(jīng)修改的電路設(shè)計(jì)154生成的集成電路的性能。例如，通過移除間隙144，在OD區(qū)124、128中的一者或兩者的“邊緣區(qū)域”上晶體管的性能可以相比于不在邊緣區(qū)域上的晶體管或者在OD區(qū)124、128中的一者或兩者的中央?yún)^(qū)的晶體管而言得到改善。例如，如參考圖2所進(jìn)一步解釋的，鄰近于淺溝槽隔離(STI)區(qū)的晶體管(例如“邊緣”晶體管)相比于不與STI區(qū)毗鄰的晶體管(例如，非邊緣晶體管)而言經(jīng)歷更大的物理應(yīng)力。橋接該間隙144可以減輕或降低與擴(kuò)散長(zhǎng)度(LOD)效應(yīng)相關(guān)聯(lián)的物理應(yīng)力，這增強(qiáng)了電路性能。
[0030]參考圖2，電路設(shè)計(jì)的特定解說性實(shí)施例被描繪并被一般地指示為200，并且經(jīng)修改的電路設(shè)計(jì)的特定解說性實(shí)施例被描繪并被一般地指示為250。電路設(shè)計(jì)200、250可以分別對(duì)應(yīng)于圖1的電路設(shè)計(jì)100、150，并且可以由圖1的計(jì)算機(jī)104生成。
[0031]電路設(shè)計(jì)200、250各自包括基板204、第一 OD區(qū)208、第二 OD區(qū)212和多個(gè)多晶硅(pSi)區(qū)。OD區(qū)208、212可以對(duì)應(yīng)于圖1的OD區(qū)124、128。在圖2的示例中，這多個(gè)pSi區(qū)包括第一 PSi區(qū)216、第二 pSi區(qū)220、第三pSi區(qū)224和第四pSi區(qū)228。電路設(shè)計(jì)200、250進(jìn)一步包括淺溝槽隔離(STI)區(qū)206。STI區(qū)206具有STI邊緣210 (即，STI區(qū)206由STI邊緣210將其與第一 OD區(qū)208分隔開)。替換地，代替STI區(qū)206的是，場(chǎng)氧化物區(qū)可以毗鄰于第一 OD區(qū)208 (未在圖2中示出)。
[0032]在圖2的示例中，電路設(shè)計(jì)200包括分隔第一 OD區(qū)208與第二 OD區(qū)212的間隙244。間隙244可對(duì)應(yīng)于圖1的間隙144。如圖2中所示，第一 OD邊緣236和