具有sdram接口的dram、混合閃存存儲器模塊的制作方法
【技術領域】
[0001]本發(fā)明涉及一種存儲器模塊，例如能夠適用于混合了非易失性存儲器與易失性存儲器的存儲器模塊。
【背景技術】
[0002]在服務器等領域中，面向大數(shù)據(jù)時代，以數(shù)據(jù)庫(DB)的形式高速地訪問大容量數(shù)據(jù)的需求正在增加。由DRAM (Dynamic Random Access Memory，動態(tài)隨機存取存儲器)構成的主存儲裝置的大容量化趨勢還存在三維存儲器封裝技術(TSV)的落后，無法滿足上述需求。并且，DRAM與作為輔助存儲裝置的SAS(Serial Attached SCSI，串行連接方式的SCSI)連接的SSD(Solid State Drive，固態(tài)驅動器)或者與HDD (Hard Disk Drive，硬盤驅動器)的處理量(等待時間)之間存在16左右的差。
[0003]因此，具有DRAM與SAS連接的SSD(SAS-SSD)之間的響應速度的PCI (PeripheralComponent Interconnect Express，外設部件互連標準)連接的SSD (PC1-SSD)被產(chǎn)品化，并預測其市場將會增加。
[0004]完成本發(fā)明之后進行了現(xiàn)有技術調查，結果提取出專利文獻I作為關聯(lián)技術。在專利文獻I中公開了如下FBDmKFully Buffered DMM，全緩沖DMM):將閃存與DRAM搭載于不同的DIMM (Dual Inline Memory Module，雙列直插內存模塊)，經(jīng)由搭載于各模塊的串行傳輸用的緩沖元件以串行傳輸系統(tǒng)的菊花鏈(daisy chain)形式將其連接而成的FBDI麗。存儲器控制器按照FBDI麗信號傳輸協(xié)議，將串行化了的控制信號、地址信號以及寫入數(shù)據(jù)信號發(fā)送給DIMM，從DIMM接收串行化了的讀出數(shù)據(jù)信號。
[0005]現(xiàn)有技術文獻
[0006]專利文獻1:日本特表2010-524059號公報

【發(fā)明內容】

[0007]發(fā)明要解決的課題
[0008]雖說PC1-SSD的處理量比SAS-SSD的處理量提升了，但DRAM與PC1-SSD的處理量存在13的差。對于處理大數(shù)據(jù)的服務器等信息處理裝置的運算能力而言，數(shù)據(jù)的讀入處理量是瓶頸。為了進一步提升性能，而研究了在處理帶寬最大的CPU存儲器總線上搭載廉價的大容量存儲器。結果本發(fā)明的發(fā)明者們發(fā)現(xiàn)存在以下的問題。
[0009]S卩，在將作為高速存儲器的DRAM和作為比DRAM低速但卻是大容量存儲器的閃存搭載于DIMM時，為了使CPU存儲器總線處理量最大化，而搭載部件的配置就會成為問題。
[0010]由于解決課題的手段
[0011]對本公開中代表性的內容概要進行簡單說明的話，其內容如下。
[0012]即，存儲器模塊在靠近DIMM用插口端子(socket terminal) 一側的表面配置多個存儲器控制器，在其背面配置多個高速存儲器。將多個非易失性存儲器配置于遠離DIMM用插口端子一側。
[0013]發(fā)明效果
[0014]根據(jù)上述存儲器模塊，能夠提升CPU存儲器總線處理量。
【附圖說明】
[0015]圖1是表示實施例涉及的服務器的結構的圖。
[0016]圖2是實施例涉及的存儲器模塊的框圖。
[0017]圖3A是表示SDRAM存儲器模塊的結構的圖。
[0018]圖3B是表示SDRAM存儲器模塊表面的端子配置的圖。
[0019]圖3C是表示SDRAM存儲器模塊背面的端子配置的圖。
[0020]圖3D是表示SDRAM存儲器模塊的端子的功能等的圖。
[0021]圖4A是實施例涉及的混合存儲器模塊的詳細框圖。
[0022]圖4B是實施例涉及的地址用存儲器控制器的框圖。
[0023]圖4C是實施例涉及的數(shù)據(jù)用存儲器控制器的框圖。
[0024]圖4D是實施例涉及的數(shù)據(jù)用存儲器控制器的輸入輸出緩沖部的框圖。
[0025]圖4E是表示實施例涉及的混合存儲器模塊的一部分的框圖。
[0026]圖5是表示實施例涉及的混合存儲器模塊的地址空間的圖。
[0027]圖6是表示實施例涉及的混合存儲器模塊的部件配置的圖。
[0028]圖7是表示搭載于實施例涉及的混合存儲器模塊的存儲器控制器的球形觸點配置的圖。
[0029]圖8A是表示SDRAM的端子配置的圖。
[0030]圖8B是表示SDRAM的端子的功能等的圖。
[0031]圖9是表示實施例涉及的混合存儲器模塊的信號傳輸路徑的圖。
[0032]圖10是表示變形例I涉及的混合存儲器模塊的部件配置的圖。
[0033]圖11是表示變形例2涉及的混合存儲器模塊的部件配置的圖。
[0034]圖12是表示變形例3涉及的混合存儲器模塊的部件配置的圖。
[0035]圖13是表示在本公開之前研究的存儲器模塊以及存儲器的尺寸的圖。
[0036]圖14是表示實施方式涉及的存儲器模塊的結構的圖。
【具體實施方式】
[0037]以下，參照附圖對實施方式、實施例以及變形例進行說明。另外，在用于說明實施方式、實施例以及變形例的全部附圖中，對具有相同功能的部分標注相同符號，省略其重復說明。
[0038]在本公開中，所謂DRAM是用于主存儲裝置的存儲器，包括:SDRAM (SynchronousDRAM,同步 DRAM)、DDR-SDRAM(Double Data Rate SDRAM,雙倍數(shù)據(jù)速率 SDRAM)、DDR2-SDRAM、DDR3-SDRAM、DDR4-SDRAM等時鐘同步型 DRAM(以下，統(tǒng)稱為 SDRAM)。所謂 DIMM是具有多個被封裝的存儲器的存儲器模塊，用于主存儲裝置(一級存儲裝置)，功能、大小、管腳配置等以JDEC標準為基準。所謂存儲器總線是連接CPU與主存儲裝置的總線，數(shù)據(jù)總線寬例如比64位寬。另外，在存儲器總線中沒有連接CPU和主存儲裝置以外的裝置。所謂I/O總線是連接CPU與輸入輸出裝置或輔助存儲裝置(二級存儲裝置)的總線，數(shù)據(jù)總線寬例如比8位窄。所謂CPU包括運算裝置(CPU內核)以及控制高速緩存和外部存儲器的存儲器控制器等。
[0039]1.在本公開之前研究的技術
[0040]本發(fā)明的發(fā)明者們對將作為高速存儲器的SDRAM和作為比SDRAM低速但卻是能夠大容量化的非易失性存儲器的閃存搭載于DIMM進行了研究。在搭載于標準的IU服務器的DMM中有大小限制。如圖13(a)所示，DIMM的大小是寬133.35mm，高31.25mm。如圖13(b)所示，64GB的NAND型閃存的大小是14mmX18mm。如圖13(c)所示，SDRAM的大小是13X9.3_。至少需要將9個閃存和9個SDRAM以及控制它們的存儲器控制器全部搭載于DIMM(將該DIMM稱為混合存儲器DIMM)。并且，需要將混合存儲器DIMM的總線處理量設定成與以往的SDRAM的DMM同等程度。
[0041]S卩，為了最大程度地靈活使用SDRAM接口(Ι/F)的處理量，需要對低速的閃存I/F通過交互緩解(inter-relieve)來確保帶寬。因此，需要搭載多個閃存。此外，為了保證SDRAM的Ι/F的高速性，需要將DIMM的插口端子與存儲器控制器之間的配線長度設定得極短、將存儲器控制器與SDRAM之間的配線長度設定得極短。
[0042]在如RDIMM(Registered DIMM，寄存 DIMM)、FBDIMM(FulIy Buffered DIMM，全緩沖DIMM)、LRDIMM(Load Reduced DIMM，低負載DIMM)那樣將一個緩沖IC或控制IC配置于存儲器模塊中央的方式中，導致配置于遠離IC的位置的SDRAM與IC之間的數(shù)據(jù)線等配線長度會變長。此外，還需要將IC與多個閃存之間的多條配線繞在DIMM基板上，配線布局困難。
[0043]2.實施方式
[0044]圖14是表示實施方式涉及的存儲器模塊的結構的圖。存儲器模塊60具有:基板61、插口端子62、多個高速存儲器63、作為存儲容量比高速存儲器大的大容量存儲器的多個非易失性存儲器64、以及多個控制器65。將控制器65搭載于基板61的第一面的插口端子62側，將高速存儲器63搭載于基板61的第二面。非易失性存儲器64搭載于遠離插口端子62的位置。換言之，非易失性存儲器64搭載在相對于控制器65與插口端子62相反的一側。并且，非易失性存儲器64搭載在相對于高速存儲器63與插口端子62相反的一側。
[0045]通過上述結構，能夠以較短距離連接需要高速傳輸?shù)目刂破?5與高速存儲器63之間，能夠以較短距離連接需要高速傳輸?shù)牟蹇诙俗?2與控制器65之間。
[0046]實施例
[0047]在本實施例中，作為信息處理裝置的一例對服務器進行說明，但是對于服務器以外的信息處理裝置，例如PC(Personal Computer，個人計算機)來說也能夠適用。并且，作為存儲器模塊的一例對帶ECC的存儲器模塊進行說明，但是對于不帶ECC的存儲