對電子裝置執(zhí)行存儲接口控制的方法及其裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及對片上系統(System on Chip, SoC)架構和存儲芯片之間的信號進行時序控制的技術，更具體地，涉及一種對電子裝置執(zhí)行存儲接口控制的方法及其裝置。
【背景技術】
[0002]在現有技術中，半導體芯片可以整合在一起并封裝在同一封裝體內，以減小印刷電路板的尺寸和/或電子裝置的尺寸。以SOC架構為例，半導體芯片可包括SOC芯片以及隨機存取存儲器(Random Accesss Memory,以下簡稱為RAM)芯片，其中，SOC芯片的四個邊的附近具有多個存儲接口終端(memory interface terminal)，且RAM芯片的四個邊的附近設置有多個存儲接口終端。在現有技術中，RAM芯片可設置在SOC芯片上，而RAM芯片的存儲接口終端可與SOC芯片的存儲接口終端通過焊接(soldering)方式實現電連接。但是，這會出現一些問題。例如，不同長度的線路可能導致信號的偏移(skew)問題。特別是，在兩條線路的長度之間的差距達到數千微米(miCTometer)的情形下，例如，將很難進行時序的分配。因此，需要開發(fā)設計一種新的方法，以加強對具有封裝在一起的多個半導體芯片的電子裝置的存儲接口控制，從而保證電子裝置的整體性能。

【發(fā)明內容】

[0003]基于以上問題，本發(fā)明提供了一種對電子裝置執(zhí)行存儲接口控制的方法及其裝置。
[0004]根據本發(fā)明的第一方面，提供一種對電子裝置執(zhí)行存儲接口控制的方法，所述方法包括以下步驟:當檢測到數據信號和時鐘信號之間的相位差達到預定值時，控制所述時鐘信號從第一頻率切換至第二頻率，其中，所述時鐘信號和所述數據信號均為所述電子裝置的存儲接口電路中的信號，且所述存儲接口電路用于控制所述電子裝置的隨機存取存儲器；對所述數據信號進行至少一次相移，直到滿足預定條件，其中，在所述時鐘信號從所述第一頻率切換至所述第二頻率后，對所述數據信號進行所述至少一次相移；以及控制所述時鐘信號從所述第二頻率切換至所述第一頻率，其中，在對所述數據信號進行所述至少一次相移之后，所述時鐘信號從所述第二頻率切換至所述第一頻率；其中，所述存儲接口電路通過所述至少一次相移從而被校準。
[0005]根據本發(fā)明的第二方面，提供一種對電子裝置執(zhí)行存儲接口控制的裝置，所述裝置包括所述電子裝置的至少一部分，所述裝置包括:存儲接口電路，位于所述電子裝置的集成電路中，用以控制所述電子裝置的隨機存取存儲器，其中，所述存儲接口電路的信號包括時鐘信號和數據信號；以及控制器，耦接于所述存儲接口電路并設置在所述集成電路中，其中，當檢測到所述數據信號和所述時鐘信號之間的相位差達到預定值時，所述控制器控制所述時鐘信號從第一頻率切換至第二頻率，并對所述數據信號進行至少一次相移，直到滿足預定條件，其中，在所述時鐘信號從所述第一頻率切換至所述第二頻率后，對所述數據信號進行所述至少一次相移，且所述控制器控制所述時鐘信號從所述第二頻率切換至所述第一頻率，其中，在所述數據信號進行所述至少一次相移后，所述時鐘信號從所述第二頻率切換至所述第一頻率；其中，所述控制器通過所述至少一次相移來校準所述存儲接口電路。
[0006]根據本發(fā)明的第三方面，提供一種對電子裝置執(zhí)行存儲接口控制的裝置，所述裝置包括所述電子裝置的至少一部分，所述裝置包括:多個時鐘緩沖器對，其串聯地電連接在一起并設置在所述電子裝置的集成電路的存儲接口電路中，其中，所述多個時鐘緩沖器對中的每個時鐘緩沖器對包括設置在不同方向上的兩個時鐘緩沖器，所述兩個時鐘緩沖器中的一個位于一條普通傳輸路徑上，所述普通傳輸路徑用于分配所述集成電路的基準時鐘信號至所述電子裝置的隨機存取存儲器，所述兩個時鐘緩沖器中的另一個位于一條特殊傳輸路徑上，所述特殊傳輸路徑用以作為在所述存儲接口電路的校準過程中毗鄰所述普通傳輸路徑的返回路徑，且所述普通傳輸路徑的末端被作為所述特殊傳輸路徑的起點；以及相位檢測器，耦接于所述多個時鐘緩沖對，并設置在所述集成電路中，用以對從所述特殊傳輸路徑獲取的所述基準時鐘信號執(zhí)行相位檢測，以根據所述基準時鐘信號的分配時間校準所述存儲接口電路。
[0007]根據本發(fā)明的第四方面，提供一種對電子裝置執(zhí)行存儲接口控制的方法，所述方法包括以下步驟:利用多個時鐘緩沖器對來傳輸所述電子裝置的集成電路的基準時鐘信號，所述多個時鐘緩沖器對串聯地電連接并設置在所述集成電路的存儲接口電路中，其中，所述時鐘緩沖器對中的每個時鐘緩沖器對包括設置在不同方向上的兩個時鐘緩沖器，所述兩個時鐘緩沖器中的一個位于一條普通傳輸路徑上，所述普通傳輸路徑用以分配所述集成電路的所述基準時鐘信號至所述電子裝置的隨機存取存儲器，所述兩個時鐘緩沖器中的另一個位于一條特殊傳輸路徑上，所述特殊傳輸路徑用以作為在所述存儲接口電路的校準過程中毗鄰于所述普通傳輸路徑的返回路徑，且所述普通傳輸路徑的末端被用作所述特殊傳輸路徑的起點；以及利用所述集成電路中的相位檢測器對從所述特殊傳輸路徑獲取的所述基準時鐘信號執(zhí)行相位檢測，以根據所述基準時鐘信號的分配時間校準所述存儲接口電路。
[0008]本發(fā)明提供的對電子裝置執(zhí)行存儲接口控制的方法及其裝置，以恰當地解決信號的偏移問題，以保證電子裝置的整體性能。
【附圖說明】
[0009]圖1為根據本發(fā)明實施例的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0010]圖2為根據本發(fā)明另一實施例的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0011]圖3為根據本發(fā)明另一實施例的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0012]圖4為根據本發(fā)明實施例的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0013]圖5為根據本發(fā)明實施例的對電子裝置執(zhí)行存儲接口控制的方法的流程圖。
[0014]圖6為根據本發(fā)明實施例的與圖5所示的方法有關的控制方案的相關波形圖。
[0015]圖7為根據本發(fā)明另一實施例的與圖5所示的方法有關的控制方案的相關波形圖。
[0016]圖8為根據本發(fā)明實施例的于圖7所示的控制方案的減速階段中使用兩串二進制數據流的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0017]圖9為根據本發(fā)明實施例的對應于圖8所示的兩串二進制數據流的相關波形的波形圖。
[0018]圖10為根據本發(fā)明實施例的于圖7所示的控制方案的位移階段中使用兩串二進制數據流的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0019]圖11為根據本發(fā)明實施例的對應于圖10所示的兩串二進制數據流的相關波形的波形圖。
[0020]圖12為根據本發(fā)明實施例的于圖7所示的控制方案的位移階段中使用兩串二進制數據流的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0021]圖13為根據本發(fā)明實施例的對應于圖12所示的兩串二進制數據流的相關波形的波形圖。
[0022]圖14為根據本發(fā)明實施例的于圖7所示的控制方案的加速階段中使用兩串二進制數據流的對電子裝置執(zhí)行存儲接口控制的裝置的示意圖。
[0023]圖15為根據本發(fā)明實施例的對應于圖14所示的兩串二進制數據流的相關波形的波形圖。
【具體實施方式】
[0024]某些詞語在說明書和權利要求書中均有使用，其代表確定的元件。本領域的技術人員可以理解的是，不同的電子裝備制造商可能會對同一個元件采用不同的名稱。本申請以功能來區(qū)分元件，而并不以名稱來區(qū)分元件。此外，在說明書和權利要求書中，詞語“包括”是開放式的，其應該被理解為“包括，但不限于...”。同樣，詞語“連接”應該被理解為間接的或直接的電連接。因此，如果一個裝置連接到另一個裝置，那么所述連接可為直接的電連接，或通過其他裝置的連接而實現的間接電連接。
[0025]圖1為根據本發(fā)明實施例的對電子裝置執(zhí)行存儲接口控制的裝置100-1的示意圖。請參見圖1，裝置100-1包括上述電子裝置的至少一部分(例如部分或整體)。舉例來說，裝置100-1可能包括上述電子裝置中的一部分，更具體地，其可為至少一個硬件電路，例如電子裝置中的至少一個集成電路(Integrated Circuit，以下簡稱為IC)。在其它的實施例中，裝置100-1也可為整個上述電子裝置。或者，在其它的實施例中，裝置100-1可包括具有上述電子裝置的系統(例如，包括上述電子裝置的音/視頻系統)。上述電子裝置的例子可包括，但并不局限于，移動電話(例如多功能移動電話)、個人數字助手(PersonalDigital Assistant, PDA)、和個人計算機(例如手提計算機)。
[0026]如圖1所示，裝置100-1可包括相位檢測器110、模擬延遲線111A、模擬延遲線IllB和多個時鐘緩沖器對112-1、112-2、…、112_(K_1)、和112-Κ，其中，符號“K”代表大于I的任意正整數；其中，模擬延遲線IllA親接于生成基準時鐘信號(reference clocksignal) REF的基準時鐘源(reference clock source)，并設置在電子裝置的IC (如上述的至少一個IC)的普通傳輸路徑(ordinary transmiss1n path)的起點，模擬延遲線IllB親接于相位檢測器110并設置在IC的特殊傳輸路徑(extraordinary transmiss1n path)的末端，所述普通傳輸路徑和特殊傳輸路徑可分別在不同方向上穿過多個時鐘緩沖器對112-1、112-2、…、112-(K-1)、和112-K。舉例來說，所述IC可為SoC(片上系統)芯片，在SoC芯片四個邊的附近設置有多個存儲接口終端，且耦接于所述IC的RAM(隨機存取存儲器)可為RAM芯片，在RAM芯片四個邊的附近設置有多個存儲接口終端。在實際應用中，電子裝置中的多個半導體芯片，例如本實施例的SOC芯片和RAM芯片可被整合在一起并封裝在同一封裝體內，且RAM芯片的存儲接口終端可與SOC芯片的存儲接口終端通過焊接方式進行電連接。當然，本領域技術人員可以理解的是，以上僅是出于描述的需要，而并非是對本發(fā)明的限制。
[0027]在本實施例中，相位檢測器110、模擬延遲線111A、模擬延遲線111B、和多個時鐘緩沖器對112-1、112-2、…、112-(K-1)、和112-K均設置在IC中(例如SOC芯片中)。如圖1所示，多個時鐘緩沖器對112-1、112-2、…、112-(Κ-1)、和112-Κ串聯地電連接在一起并位于IC的存儲接口電路(memory interface circuit)中，用以通過IC的存儲接口終端而將基準時