小步長系統(tǒng)等值歷史電流源信息更新的硬件實(shí)現(xiàn)方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種在電力系統(tǒng)電磁暫態(tài)仿真中用于實(shí)現(xiàn)等值歷史電流源更新的硬件實(shí)現(xiàn)方法，尤其是在小步長仿真系統(tǒng)中利用FPGA進(jìn)行實(shí)時數(shù)字仿真中使用的等值歷史電流源更新的硬件實(shí)現(xiàn)方法。
【背景技術(shù)】
[0002]電力系統(tǒng)中，為驗證新的電力自動化設(shè)備的功能和性能，在這些設(shè)備投入實(shí)際系統(tǒng)運(yùn)行前都需要進(jìn)行相當(dāng)?shù)臏y試。電力系統(tǒng)實(shí)時數(shù)字仿真系統(tǒng)可以實(shí)時模擬電力系統(tǒng)各種運(yùn)行工況，具有體積小、功耗低、通用性好、可重復(fù)性強(qiáng)、價格較動態(tài)模擬和數(shù)模混合式仿真裝置低廉等優(yōu)點(diǎn)，因而在電力自動化設(shè)備的測試中獲得了廣泛的應(yīng)用。
[0003]小步長仿真系統(tǒng)是一個完整的電磁暫態(tài)仿真系統(tǒng)的重要組成部分。由于仿真步長變小，系統(tǒng)的仿真負(fù)擔(dān)大大增加，從而需要使用FPGA硬件加速平臺用以實(shí)現(xiàn)小步長仿真系統(tǒng)的實(shí)時的雙精度浮點(diǎn)運(yùn)算。
[0004]在FPGA上運(yùn)行的小步長實(shí)時仿真系統(tǒng)是電磁暫態(tài)仿真系統(tǒng)的重要組成部分，其核心是求解一個線性方程組。電磁暫態(tài)仿真系統(tǒng)所對應(yīng)的電路網(wǎng)絡(luò)中，部分節(jié)點(diǎn)與地之間有內(nèi)阻為零的理想電壓源，從而使得這些獨(dú)立節(jié)點(diǎn)的自導(dǎo)納為無窮大數(shù)值。由此可以把網(wǎng)絡(luò)節(jié)點(diǎn)電壓BUS_U分為未知電壓UMAXN和已知電壓UNBUS-MAXN兩部分，通過將網(wǎng)絡(luò)電導(dǎo)矩陣按分塊運(yùn)算可以幫助改善運(yùn)算復(fù)雜度。其中一部分是G2矩陣與已知電壓源向量乘法，另一部分是通過GAC矩陣與等值歷史電流源向量法求解未知節(jié)點(diǎn)電壓。其中GAC矩陣及其逆矩陣已知，節(jié)點(diǎn)電壓為待求量，為此，需要在每一個時步開始階段均更新等值歷史電流源。
[0005]小步長模型元件區(qū)就是仿真平臺中的物理元件描述部分，存儲仿真中的元件模型的相關(guān)變量和結(jié)果，并完成一些簡單的元件變量更新。簡單來說，就是根據(jù)外部UD相應(yīng)輸入、元件區(qū)內(nèi)部的模型特征方程和計算得的節(jié)點(diǎn)電壓，計算得出下一個時步等值歷史電流源值。
[0006]小步長仿真系統(tǒng)中對應(yīng)于多個未知網(wǎng)絡(luò)節(jié)點(diǎn)的情況，模型元件區(qū)每個時步需要跟新多個個浮點(diǎn)數(shù)電流源值。模型元件區(qū)各個功能模塊對于等值歷史電流源值的更新操作均可以總結(jié)為1JJpdate = 10_Initial + 10_delta的形式，其中10_Update為當(dāng)前時步結(jié)束時的電流源終值，10_Initial為當(dāng)前時步開始時的電流源初值，10_delta為當(dāng)前時步更新的電流值變化量。
[0007]通常使用的模型元件區(qū)計算等值歷史電流源的方法是將雙精度浮點(diǎn)的電流變化量值轉(zhuǎn)換成定點(diǎn)的電流值，然后將不同功能模塊的電流值在一個周期內(nèi)按照網(wǎng)絡(luò)節(jié)點(diǎn)進(jìn)行累加，再將累加得到的結(jié)果轉(zhuǎn)換成雙精度的浮點(diǎn)數(shù)，得到最終更新的等值歷史電流源值。這種硬件實(shí)現(xiàn)方法的缺點(diǎn)是延遲大，并且由于需要在幾個周期內(nèi)完成定點(diǎn)電流值的累加，系統(tǒng)的時鐘頻率不高。

【發(fā)明內(nèi)容】

[0008]針對上述現(xiàn)有技術(shù)，本發(fā)明解決的技術(shù)問題是，提出一種利用雙精度浮點(diǎn)加法器實(shí)現(xiàn)等值歷史電流源信息更新方法，有效的解決電力系統(tǒng)的小步長仿真系統(tǒng)，硬件實(shí)現(xiàn)等值歷史電流源信息更新時的延遲大的問題。
[0009]為解決上述問題，本發(fā)明提供的小步長系統(tǒng)等值歷史電流源信息更新的硬件實(shí)現(xiàn)方法，其方法包括步驟:
步驟1，使用FIFO結(jié)構(gòu)存儲各功能模塊更新得到的等值歷史電流源值，F(xiàn)IFO的深度依據(jù)功能模塊計算得到的等值歷史電流源數(shù)確定；
步驟2，從FIFO結(jié)構(gòu)中讀取等值歷史電流源值，輸入到雙精度浮點(diǎn)運(yùn)算加法器進(jìn)行運(yùn)算;
步驟3，利用FPGA自帶的Truel duel RAM存儲累加之后對應(yīng)不同網(wǎng)絡(luò)節(jié)點(diǎn)的等值歷史電流源值；
步驟4，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于空狀態(tài)，則將加法器輸出結(jié)果存入RAM, RAM中該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)狀態(tài)改為非空，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于非空狀態(tài)，從RAM中讀出該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)的電流值，與加法器輸出的電流值一起返回加法器兩端進(jìn)行累加，RAM中該節(jié)點(diǎn)對應(yīng)狀態(tài)改為空，當(dāng)前周期FIFO不輸出數(shù)據(jù)。
[0010]步驟5，重復(fù)步驟3，直到FIFO中所有的電流源值輸出完畢，所有的電流源完成累加，存入對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM中。
[0011]由于將功能模塊計算得到的等值歷史電流源更新值輸入對應(yīng)的FIFO結(jié)構(gòu)進(jìn)行計算，采用雙精度加法器進(jìn)行計算，提高了計算精度，并在保證整體結(jié)構(gòu)時鐘頻率的基礎(chǔ)上，降低了電流源值累加計算的延遲，采用雙精度加法器與RAM對應(yīng)節(jié)點(diǎn)的狀態(tài)來控制FIFO的輸出，提高了相同節(jié)點(diǎn)電流累加的效率，從而減少了更新的延遲，同時，由于擁有對多個未知網(wǎng)絡(luò)節(jié)點(diǎn)的深度和用于標(biāo)識RAM存儲狀態(tài)的寄存器組，即RAM存儲數(shù)據(jù)的部分和標(biāo)識RAM狀態(tài)的部分分開處理，提高了這一結(jié)構(gòu)的效率，同時也節(jié)省了硬件方面的開銷。
[0012]雙精度浮點(diǎn)運(yùn)算加法器可利用FPGA自帶的IP生成。
【附圖說明】
[0013]圖1為等值歷史電流源更新硬件結(jié)構(gòu)；
圖2為等值歷史電流源更新流程圖；
【具體實(shí)施方式】
[0014]下面結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】作進(jìn)一步詳細(xì)說明。本發(fā)明提供了一種小步長系統(tǒng)等值歷史電流源信息更新的硬件實(shí)現(xiàn)方法，等值歷史電流源更新硬件結(jié)構(gòu)如圖1所示，等值歷史電流源更新流程如圖2所示，其方法包括步驟:
步驟1，使用FIFO結(jié)構(gòu)存儲各功能模塊更新得到的等值歷史電流源值，F(xiàn)IFO的深度依據(jù)功能模塊計算得到的等值電流源數(shù)確定。
[0015]步驟2，從FIFO結(jié)構(gòu)中讀取等值歷史電流源值，輸入到雙精度浮點(diǎn)運(yùn)算加法器進(jìn)行運(yùn)算；雙精度加法器不局限于利用FPGA自帶的IP生成，也可利用FPGA硬件LUT邏輯設(shè)計，均在本發(fā)明的保護(hù)范圍內(nèi)。
[0016]步驟3，利用FPGA自帶的Truel duel RAM存儲累加之后對應(yīng)不同網(wǎng)絡(luò)節(jié)點(diǎn)的等值歷史電流源值。
[0017]步驟4，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于空狀態(tài)，則將加法器輸出結(jié)果存入RAM，RAM中該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)狀態(tài)改為非空，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于非空狀態(tài)，從RAM中讀出該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)的電流值，與加法器輸出的電流值一起返回加法器兩端進(jìn)行累加，RAM中該節(jié)點(diǎn)對應(yīng)狀態(tài)改為空，當(dāng)前周期FIFO不輸出數(shù)據(jù)。
[0018]步驟5，重復(fù)步驟3，直到FIFO中所有的電流源值輸出完畢，所有的電流源完成累加，存入對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM中。
【主權(quán)項】
1.一種小步長系統(tǒng)等值歷史電流源信息更新的硬件實(shí)現(xiàn)方法，其方法包括步驟: 步驟1，使用FIFO結(jié)構(gòu)存儲各功能模塊更新得到的等值歷史電流源值，F(xiàn)IFO的深度依據(jù)功能模塊計算得到的等值歷史電流源數(shù)確定； 步驟2，從FIFO結(jié)構(gòu)中讀取等值歷史電流源值，輸入到雙精度浮點(diǎn)運(yùn)算加法器進(jìn)行運(yùn)算; 步驟3，利用FPGA自帶的Truel duel RAM存儲累加之后對應(yīng)不同網(wǎng)絡(luò)節(jié)點(diǎn)的等值歷史電流源值； 步驟4，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于空狀態(tài)，則將加法器輸出結(jié)果存入RAM, RAM中該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)狀態(tài)改為非空，當(dāng)加法器輸出結(jié)果對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM處于非空狀態(tài)，從RAM中讀出該網(wǎng)絡(luò)節(jié)點(diǎn)對應(yīng)的電流值，與加法器輸出的電流值一起返回加法器兩端進(jìn)行累加，RAM中該節(jié)點(diǎn)對應(yīng)狀態(tài)改為空，當(dāng)前周期FIFO不輸出數(shù)據(jù)； 步驟5，重復(fù)步驟3，直到FIFO中所有的電流源值輸出完畢，所有的電流源完成累加，存入對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM中。
2.根據(jù)權(quán)利要求1所述的小步長系統(tǒng)等值歷史電流源信息更新的硬件實(shí)現(xiàn)方法，其特征在于所述的步驟2中，雙精度加法器利用FPGA自帶的IP生成。
【專利摘要】本發(fā)明涉及一種在電力系統(tǒng)電磁暫態(tài)仿真中用于實(shí)現(xiàn)等值歷史電流源更新的硬件實(shí)現(xiàn)方法，使用FIFO結(jié)構(gòu)存儲各功能模塊更新得到的等值歷史電流源值，從FIFO結(jié)構(gòu)中讀取等值歷史電流源值，輸入到雙精度浮點(diǎn)運(yùn)算加法器進(jìn)行運(yùn)算，利用FPGA自帶的Truel？duel？RAM存儲累加之后對應(yīng)不同網(wǎng)絡(luò)節(jié)點(diǎn)的等值歷史電流源值，根據(jù)加法器輸出的結(jié)果，查找對應(yīng)該輸出結(jié)果網(wǎng)絡(luò)節(jié)點(diǎn)RAM的空滿情況進(jìn)行操作，直到FIFO中所有的電流源值輸出完畢，所有的電流源完成累加，存入對應(yīng)網(wǎng)絡(luò)節(jié)點(diǎn)的RAM中。本發(fā)明采用FIFO結(jié)構(gòu)，利用多個周期完成電流源值的累加，做到延遲的最小化，采用雙精度浮點(diǎn)數(shù)運(yùn)算，提高了計算精度。
【IPC分類】G06F17-50
【公開號】CN104573164
【申請?zhí)枴緾N201410318025
【發(fā)明人】徐梅梅, 秦健, 顧威, 范強(qiáng), 徐長寶, 張星, 王峰, 穆清, 王祥旭, 彭紅英
【申請人】貴州電力試驗研究院, 中國電力科學(xué)研究院
【公開日】2015年4月29日
【申請日】2014年7月7日