專利名稱：臨時指令與非臨時指令共享的高速緩存結構的制作方法
背景技術：
1發(fā)明領域本發(fā)明總的涉及到處理器領域，更具體地，本發(fā)明涉及到為臨時指令與非臨時指令提供共享的高速緩存結構的技術。
2相關技術說明使用具有處理器的高速緩存器有利于減小內存訪問時間。高速緩存結構的基本思想是將訪問最頻繁的指令和數據保留在快速高速緩存器中，平均內存訪問時間接近高速緩存器的訪問時間。為得到盡可能快的操作速度，一般的的處理器實施高速緩存分級結構，即將高速緩存器分為不同層次。高速緩存器的不同層次對應于到處理器核心的不同距離。高速緩存器離處理器越近，數據訪問速度越快。但是，數據訪問速度越快，數據存儲所需的代價就越高。因此，高速緩存器級越近，高速緩存器就越快、越小。
經常通過其命中率來檢測高速緩存器的性能。當處理器訪問內存并在高速緩存器中找到某字時，就認為是產生命中。如果在高速緩存器中沒有找到該字，該字就在主內存中并視此為未命中。如果發(fā)生了未命中，就通過訪問在索引了的入口生成一個分配。訪問可以是向處理器裝入數據，或從處理器向內存存入數據。緩存的信息由高速緩存器保留直到不再需要、無效或被其它數據替代時為止，這時釋放高速緩存器入口。
在實行高速緩存分層時的處理器中，比如具有L1和L2高速緩存器的Pentium ProTM處理器，更快更小的L1層比L2層離處理器更近。當處理器請求可高速緩存數據，如裝載指令，請求首先送至級L1。如果要求的數據在L1層，就提供給處理器。否則，L1未命中并將請求傳送給L2層。同樣，如果L2層命中，數據送到L1和處理器核心。如果L2未命中，請求傳送到主存儲器。主存儲器響應級L2的未命中，將請求的數據提供給L1、L2及處理器核心。
一般地，存儲在高速緩存器的數據類型包括程序的激活部分和數據。高速緩存器存滿時，必須替代高速緩存器中現有的存儲數據行，為新請求的數據行騰出空間。一個這樣的替代技術包括應用最近最少使用算法(LRU)，用新的請求行替代最近最少使用的數據行。在Pentium ProTM處理器中，由于L2比L1大，一般L2將L1中所有數據R和通過LRU算法在L1中被替代的其它數據行。
美國專利申請序列號為08/7677，950，1996年10月17日提交，題為“高速緩存器分層管理”，公開了一項通過使用與指令相關的位置因素來分配高速緩存器的技術。當處理器訪問內存使數據在處理器和內存之間的傳送時，根據與指令相關的位置因素，將訪問分配給高速緩存器不同的層，或根本不分配給高速緩存器。某些指令使用得很少。比如，非臨時預取指令預加載處理器沒有立即要求，但在不遠的將來請求的數據。這樣的數據一般只用一次，在很近的將來不會再用，術語稱“非臨時數據”。頻繁使用的指令叫“臨時數據”。對非臨時數據而言，由于數據不經常使用，優(yōu)化性能命令高速緩存的應用編碼和數據不會被這些不常用數據寫滿。為解決這個問題，申請序列號為08/767，950的美國專利申請通過提供與高速緩存器獨立的緩沖區(qū)來存儲不頻繁使用的數據，如非臨時預取的數據。但是，使用額外的，獨立的緩沖區(qū)既占空間又花費很高。
因此，需要這樣一項技術不使用獨立的緩沖區(qū)，為臨時指令與非臨時指令提供共享的高速緩存結構。
發(fā)明簡述這是一種提供高速緩存器管理的方法和系統。該系統包括一個主存儲器、一個連接到主存儲器的處理器、和至少一個連接到處理器用于緩存數據的高速緩存器。該至少一個高速緩存器具有至少兩條高速緩存路線，每條路線包括多個組。多個組中的每個具有表明至少兩條高速緩存路線是否含非臨時數據的位。處理器從主存儲器或至少一個高速緩存器其中之一訪問數據。
附圖簡述本發(fā)明通過圖示來說明，而不是限制。相同標號表示相同部件。


圖1是執(zhí)行本發(fā)明的計算機系統的一個實施方案的電路框圖，其中高速緩存器用于計算機系統的主存儲器與處理器之間的數據訪問。
圖2是執(zhí)行本發(fā)明的計算機系統的第二實施方案的電路框圖，其中兩個高速緩存器被設置為高速緩存器層次，用于計算機系統的主存儲器與處理器之間的數據訪問。
圖3是一個框圖，圖示了實施本發(fā)明技術的一個實施方案的高速緩存器的結構組成。
圖4示出了根據本發(fā)明的一個實施方案的高速緩存器管理技術。
圖5A和圖5B圖解了根據本發(fā)明的一個實施方案中，臨時指令命中高速緩存器組0的路線2前后的高速緩存器構成的一個示例。
圖6A和6B圖解了根據本發(fā)明的一個實施方案中，臨時指令命中高速緩存器組0的路線2前后的高速緩存器構成的另一個示例。
圖7A和7D圖解了根據本發(fā)明的一個實施方案中，非臨時指令命中高速緩存器組0的路線2前后的高速緩存器構成的一個示例。
圖8A和8B圖解了根據本發(fā)明的一個實施方案中，非臨時指令命中高速緩存器組0的路線2前后的高速緩存器構成的另一個示例。
圖9A和9B圖解了根據本發(fā)明的一個實施方案，臨時指令未命中高速緩存器組0前后的高速緩存器構成的一個示例。
圖10A和10B圖解了根據本發(fā)明的一個實施方案，非臨時指令未命中高速緩存器組0前后的高速緩存器構成的一個示例。
發(fā)明詳述這里描述了提供高速緩存器管理的技術，其中高速緩存器的分配使由數據利用來決定。在下面的描述中，為了完整地理解本發(fā)明，闡明了許多的具體細節(jié)，如具體的存儲器裝置、電路圖、處理器指令等。但本領域的技術人員可以在沒有這些細節(jié)的情況下實施本發(fā)明是可以理解的。在其它實例中，為不使本發(fā)明晦澀難懂，熟知的技術和結構不再詳細說明。這里描述了本發(fā)明優(yōu)選實施方案的具體實施，但我們容易理解在不背離本發(fā)明實質和超出本發(fā)明范圍的前提下還可以設計和實施其它方案。進一步說，可以理解本發(fā)明是參照一系列安排好的高速緩存器分層系統來描述的，但并不必要受這樣的層次的限制。
參見圖1，圖示了一個典型的計算機系統。其中處理器10構成了計算機系統的中央處理單元(CPU)，它通過總線14與主存儲器11相連接。主存儲器11一般包括隨機存儲器，通常叫做RAM。接下來，主存儲器11一般連接到海量存儲裝置12，如磁或光存儲器裝置，用于存儲信息。高速緩存存儲器13(以后簡稱為高速緩存器)也連接到總線14。為舉例說明其功能應用和與高速緩存器13相關的數據傳送，我們看到高速緩存器13置于CPU10和主存儲器11之間?？梢岳斫飧咚倬彺嫫?3的實際物理位置可以根據系統和處理器的結構不同而不同。此外，圖示中高速緩存其控制器15連接到高速緩存器13和總線14，控制高速緩存器13的操作。由于高速緩存器控制器，如控制器15的操作，已為本領域所熟知，因此在下面的圖中沒有示出高速緩存器控制器。假定一些控制器在CPU10控制下控制高速緩存器的操作。
操作中，存儲器11與CPU10之間的信息傳送是通過CPU10對存儲器的訪問來實現的。當可緩存數據被CPU當前的或稍后訪問時，該數據就被分配在高速緩存器13中。也就是說，當CPU10從存儲器11訪問特定信息時，它從高速緩存器13尋找該信息。如果被訪問數據在高速緩存器13中，則稱“命中”了。否則，叫“未命中”，并尋找數據的高速緩存器配置。如當前實施的，大多數訪問(無論裝入或存儲)要求高速緩存器13的分配。只有不可緩存數據訪問不用在高速緩存器中分配。
參見圖2，圖示了實施多個高速緩存器裝置的計算機系統。CPU10還是通過總線14連接到主存儲器11，主存儲器11與海量存儲裝置12相連。但是，在圖2的示例中，有兩個獨立的高速緩存器21和22。高速緩存器21-22串聯排列，每個代表一個高速緩存器級，分別是級1(L1)和級2(L2)。另外，級L1高速緩存器21示為CPU10的一部分，而級L2高速緩存器22在CPU10的外部。這樣的結構舉例說明了當前慣例將高速緩存器L1置于處理器芯片上而將較低層次的高速緩存器置于芯片的外部，較低層次的高速緩存器距處理器核心更遠。實際的不同高速緩存器位置要根據處理器結構來選擇設計。因而，L1高速緩存器置于CPU10的外部也是可以的。
一般地，CPU10包括執(zhí)行單元23、寄存器組24和取/解碼單元25。執(zhí)行單元23是CPU10執(zhí)行各種運算(或無存儲器)處理器指令的處理核心。寄存器組24是一套用于存儲(保存)執(zhí)行單元23要求的各種信息的基本寄存器。在更高級的系統中，可能不止一個寄存器組。取/解碼器單元25從具有將要執(zhí)行的程序指令的位置(如主存儲器11)取出指令并將這些指令解碼供執(zhí)行單元23執(zhí)行。在更先進的處理器中利用流水線結構，指令在實際需要前就被預取(prefetch)并解碼，因此當真正需要時，處理器就不用等待取指令了。
CPU10的各單元23-25連接到內部總線結構27?？偩€接口單元(BIU)26提供將CPU10的各單元連接到總線14的接口。如圖2所示，L1高速緩存器連接到內部總線27，其功能如同CPU10的內部高速緩存器。但是，還要強調L1高速緩存器可以在CPU10之外并連接到總線14。高速緩存器可以用來緩存數據、指令或同時緩存數據、指令。在有些系統中，L1高速緩存器實際上被分為了兩部分，一部分用于緩存數據，另一部分用于緩存指令。但為簡化解釋起見，圖中描述的各種高速緩存器被示為單一的緩存數據、指令或其它信息，這里以數據為參考?？梢岳斫鈭D2所示的各單元的操作是熟知的。另外，還應理解CPU10實際上還包括比圖示的組件更多的組件。因此，圖2僅圖示了與理解本發(fā)明相關的結構。在一個實施方案中，本發(fā)明被用在具有數據高速緩存器的系統中。但本發(fā)明可以用于各種高速緩存器中。
還應注意到，計算機系統可以不止一個CPU(如圖2的虛線所示)。在這樣的系統中，一般是多個CPU共用主存儲器11和/或集中存儲單元12。因此部分或所有與計算機系統相關的高速緩存器可以為不同的計算機處理器所共享。比如，圖2所示的系統中，每個處理器的L1高速緩存器21只被它的處理器使用，但主存儲器11可以為系統的所有CPU所共享。另外，每個CPU具有一個關聯的外部L2高速緩存器22。
本發(fā)明可以在單CPU或多CPU計算機系統中實施。還應注意到訪問存儲器時可以與這里所描述CPU有等效功能的裝置(不是處理器)的其它形式，這樣的裝置能夠與所描述CPU類似的執(zhí)行存儲器訪問功能。比如，直接存儲器訪問(DMA)裝置能容易地與這里所描述的處理器類似地訪問存儲器。因此，一個計算機系統有一個處理器(CPU)，但有與這里描述的多處理器系統有等效功能的一個或多個存儲器訪問裝置。
請注意，只示出了兩個高速緩存器21-22。但計算機系統不必限制高速緩存器只有兩級?，F在嘗試在更先進的系統中利用第三層(L3)高速緩存器。也嘗試使高速緩存器有串行結構以使緩存在L1高速緩存器中的數據也能緩存到L2高速緩存器。如果有L3高速緩存器，緩存在L2的數據一般也緩存到L3。因此，緩存在某高速緩存器層的數據也緩存在更高層的高速緩存器層次里。
圖3是一個方框圖，圖示了實施本發(fā)明技術的高速緩存結構的一個實施方案的結構組成。一般地，在高速緩存器結構中有“x”個組，每一組有“y”條線路(這里y＞=2)，每條路線含一個數據入口或一個高速緩存線。本發(fā)明提供一個LUR鎖定位，它表明在該組內的線路是否包含非臨時(NT)數據。如果有，普通或偽LRU位將更新指向NT數據。每一組還有“z”個普通或偽LRU位。除非設定了LRU鎖定位，普通或偽LRU位指向根據最近最少算法技術執(zhí)行的組內的路線。每組的普通或偽LRU的數量隨每組的路線數量的不同而不同，以實施LRU(普通或偽)技術。
在圖示的實施方案中，高速緩存器50由4線路組結合高速緩存器(4-way set associative cache)構成。在圖3的示例中，圖示的每一頁等于高速緩存器的四分之一大小。具體的，高速緩存器50被分為等大小的四條路線(比如路線0(52)、路線1(54)、路線2(56)和路線3(58))，而主存儲器11(參見圖1、圖2)看成分開的頁(即從0頁到n頁)。在其它實施方案中，每頁可以比高速緩存器或大或小。高速緩存器50的組織結構(如圖3所示)可以在圖1中的高速緩存器13，圖2的L1高速緩存器和/或L2高速緩存器22中實施。
高速緩存器50還包括最近最少使用(LRU)位序列600-60n，每一位指向在具有最近最少使用數據(或NT數據，如果執(zhí)行了基于LRU技術)的組內的路線。這樣的列表是根據在高速緩存器控制器15控制下的LRU技術執(zhí)行，以判斷在高速緩存器已寫滿的情況下，哪個高速緩存入口需要被覆蓋。LRU邏輯(沒有示出)跟蹤在具有最近最少使用的組中的高速緩存器位置。在一個實施方案中，可以實施嚴格跟蹤最近最少使用路徑算法技術。在另一實施方案中，實施試圖達到最近最少使用路徑的偽LRU算法。為討論方便，如同位600-60n可參見LRU位600-60n，LRU位600-60n可以參見LRU位60。
正如下面將要詳細說明的，高速緩存器50還包括LRU鎖定位700-70n序列，它表明給定組中的路線52、54、56、58中由否包含不會污染高速緩存器50的數據(也就是不常用的數據)。
圖4的例表解釋了根據本發(fā)明基本原理的高速緩存器管理技術。本發(fā)明利用LRU鎖定位700-70n陣列來表明某些相應的被緩存的數據是否是流的(streaming)或非臨時的，這樣是在高速緩存器的相應組未命中時首先被替換的入口。在一個實施方案中，當LRU鎖定位置1時，表明對應組有一個非臨時數據入口。如果LRU鎖定位被清除，一旦高速緩存器被臨時指令命中，對應的LRU位60按照實施的LRU技術被更新(參見圖4的第1項)而不更新相聯的LRU鎖定位。但是，如果LRU鎖定位70已經置為1(表明對應的組有非臨時指令)，LRU鎖定位不更新，LRU位60也不更新(參見第2項)。
如果高速緩存器被非臨時指令命中，不論LRU70處于何狀態(tài)，LRU位60和LRU鎖定位70都不更新(參見第3項)。在另一個實施方案中，由于受在L1高速緩存控制器內的控制寄存器的模式位的控制，由流或非臨時指令命中的高速緩存強制LRU位轉到被命中的路線(參見第4項)。另外，LRU鎖定位70置為1。在此實施方案中，當高速緩存器未命中對應組時，由流或非臨時指令命中的數據將首先被更新。
當高速緩存器未被臨時指令命中時，清除LRU鎖定位，LRU位60基于偽LRU技術被更新(參見第5項)。但是，當高速緩存器未被流動的或非臨時指令命中，LRU鎖定位70置為1，不更新對應的LRU位60(參見第6項)。
下面將對圖4的表中的每一項進行舉例說明。圖5A和5B舉例說明了臨時指令命中高速緩存器組0的路線2前后的高速緩存器結構。本例對應圖4的第1項。這里，LRU鎖定位700事先為高速緩存組0被清除，以及由于高速緩存器組0被臨時指令命中，LRU鎖定位700不更新。但，按照實施的LRU技術，LRU位600被更新。本例中，假定偽LRU技術表明路線3是最近最少使用入口。
圖6A和6B用另一個實例說明了臨時指令命中高速緩存器組0的路線2前后的高速緩存器結構。本例對應圖4的第2項。這里，LRU鎖定位700事先為高速緩存器組0被設定，表明對應的組包含非臨時數據。因此LRU鎖定位700及LRU位600都不更新。
圖7A-7D舉例說明了非臨時指令命中高速緩存器組0的路線2前后的高速緩存器結構。本例對應圖4的第3項，可以通過將L1高速緩存器控制器內的模式位置為0來實現(參見圖4)。第一種情況下(圖7A和7B)，LRU鎖定位700事先為高速緩存器組0被清除，在此方案中，非臨時高速緩存器命中不更新LRU鎖定位70。因此，由于高速緩存器組0被非臨時指令命中，LRU鎖定位700及LRU600都不被更新。在第二種情況下(圖7C和7D)，LRU鎖定位700事先為高速緩存器組0被設置，表明對應組包含非臨時數據。因此，LRU鎖定位700及LRU600都不被更新。
圖8A-8D用另一個實例說明了非臨時指令命中高速緩存器組0的路線2前后的高速緩存器結構。本例對應圖4的第4項，可以通過將L1高速緩存器控制器內的模式位置為1來實現(參見圖4)。第一種情況下(圖8A和8B)，LRU鎖定位700事先為高速緩存器組0被清除。在對應圖7A-7D所示的示例的另一個實施方案的本例中，非臨時指令高速緩存器命中更新LRU鎖定位70。因此，如圖8A所示，由于高速緩存器組0被非臨時指令命中，LRU鎖定位700被更新(置為1)，如圖8B所示。另外，LRU位600被更新表明路線被命中。在LRU鎖定位事先為高速緩存器組0被設置的情況下(圖8C和8D)，LRU鎖定位700保持為1。另外，LRU位600被強迫指向被命中的組內的路線。
圖9A和9B舉例說明了臨時指令未命中高速緩存器組0前后的高速緩存器結構。本例對應圖4的第5項。這里，LRU鎖定位700事先為高速緩存器組0被設置，由于臨時指令未命中目標組0，當在高速緩存器內替換臨時未命中時，LRU鎖定位700被清除。但是，按照實施的LRU技術LRU位600被更新。本例中，偽LRU技術表明路線3時最少最近使用入口。
圖10A-10B舉例說明了非臨時指令未命中高速緩存器組0前后的高速緩存器結構。本例對應圖4的第6項。這里，LRU鎖定位700事先為高速緩存器組0被清除。由于非臨時指令未命中高速緩存器組0，為了指向相應組0的非臨時數據，設置LRU鎖定位700，保持LRU位600。
通過實施本發(fā)明的裝置和方法，可以得到一種管理臨時與非臨時指令的共享高速緩存器結構，這種結構在高速緩存器或高速緩存器層內的數據污染最小。本發(fā)明的實施可以不使用獨立緩沖區(qū)，使用獨立緩沖區(qū)既昂貴效率又不高。
在不背離本發(fā)明實質的前提下，本發(fā)明可以是別的特定形式。這里所描述的具體示例僅是解釋性的，而決非限制。因此，本發(fā)明的適用范圍不是前面所描述的，而是在隨后的權利要求中表明。所有來自權利要求的等效范圍和意圖的改進都被包括在本發(fā)明的范圍內。
權利要求
1．一種提供共享的高速緩存器管理的計算機系統，包括主寄存器；連接到該主寄存器的處理器；至少一個連接到該處理器的高速緩存器，所說的至少一個高速緩存器包括至少兩條高速緩存器路線，每條路線包括多個組，多個組中的每個組的第一位表明至少兩條高速緩存器路線其中之一是否包含非臨時數據；其中，處理器從主存儲器或至少一個高速緩存器其中之一訪問數據。
2．如權利要求1的計算機系統，其中所說的至少一個高速緩存器還包括第二位，它表明對應路線中的數據入口的順序。
3．如權利要求2的計算機系統，其中所說的順序表明相對其它入口而言該數據入口是否是最少最近使用入口。
4．如權利要求1的計算機系統，其中所說的第一位被置位表明相關路線包含非臨時數據。
5．如權利要求1的計算機系統，其中所說的第一位被清除表明相關路線包含臨時數據。
6．如權利要求2的計算機系統，還包括連接到所說的至少一個高速緩存器和處理器的高速緩存器控制邏輯，以控制所說的至少一個高速緩存器。
7．如權利要求6的計算機系統，其中所述處理器收到訪問數據的指令，該處理器判斷該數據是否在所說的至少一個高速緩存器內，如果是，從該至少一個高速緩存器訪問數據，如果不在，從主存儲器訪問該數據。
8．如權利要求7的計算機系統，其中，如果該數據是從所說的至少一個高速緩存器中訪問的，高速緩存器控制邏輯判斷該數據是否是臨時數據，如果是，更新與被訪問路線相應的第二位；如果不是，則不改變該順序。
9．如權利要求8的計算機系統，其中對應所述路線的所述第一位不改變。
10．如權利要求7的計算機系統，其中，如果該數據是從所說的至少一個高速緩存器中訪問的，高速緩存器控制邏輯設置所述第一位表明被訪問的數據是否是非臨時數據，該高速緩存器控制邏輯還更新第二位的順序。
11．如權利要求7的計算機系統，其中，如果該數據是從主存儲器訪問的，高速緩存器控制邏輯判斷該數據是否是非臨時數據，如果是，設置所述第一位表明被訪問的數據是非臨時數據，該高速緩存器控制邏輯不改變第二位的順序。
12．如權利要求11的計算機系統，其中，如果高速緩存器控制邏輯判斷該數據是臨時數據，該高速緩存器控制邏輯設置第一位表明被訪問數據是臨時數據，該高速緩存器控制邏輯更新第二位的順序。
13．計算機系統中，一種基于處理器使用的數據的訪問形式來分配高速緩存存儲器的方法，包括提供主存儲器；提供連接到該主存儲器的處理器；提供至少一個連接到該處理器的高速緩存存儲器，所說的至少一個高速緩存存儲器包含至少兩條高速緩存器路線，每條路線包括多個組，多個組中的每個組的第一位表明至少兩條高速緩存器路線其中之一是否包含非臨時數據；處理器從主存儲器或至少一個高速緩存器其中之一訪問數據。
14．如權利要求13的方法，其中所說的至少一個高速緩存器還包括第二位，它表明對應路線中的數據入口的順序。
15．如權利要求14的方法，其中所說的順序表明相對其它入口而言該數據入口是否是最少最近使用入口。
16．如權利要求13的方法，其中所說的第一位被設置表明相關路線包含非臨時數據。
17．如權利要求13的方法，其中所說的第一位被清除表明相關路線包含臨時數據。
18．如權利要求14的方法，還包括連接到所說的至少一個高速緩存器和處理器的高速緩存器控制邏輯，以控制所說的至少一個高速緩存器。
19．如權利要求18的方法，其中處理器收到訪問數據的指令，該處理器判斷該數據是否在所說的至少一個高速緩存器內，如果是，從該至少一個高速緩存器訪問數據，如果不在，從主存儲器訪問該數據。
20．如權利要求19的方法，其中，如果該數據是從所說的至少一個高速緩存器中訪問的，高速緩存器控制邏輯判斷該數據是否是臨時數據，如果是，更新與訪問路線相應的路線的第二位；如果不是，則不改變該順序。
21．如權利要求19的方法，其中對應所述路線的所述第一位不改變。
22．如權利要求19的方法，其中，如果該數據是從所說的至少一個高速緩存器中訪問的，高速緩存器控制邏輯設置第一位表明被訪問的數據是否是非臨時數據，該高速緩存器控制邏輯還更新第二位的順序。
23．如權利要求19的方法，其中，如果該數據是從主存儲器訪問的，高速緩存器控制邏輯判斷該數據是否是非臨時數據，如果是，設置第一位表明被訪問的數據是非臨時數據，該高速緩存器控制邏輯不改變第二位的順序。
24．如權利要求23的方法，其中，如果高速緩存器控制邏輯判斷該數據是臨時數據，該高速緩存器控制邏輯設置第一位表明被訪問數據是臨時數據，該高速緩存器控制邏輯更新第二位的順序。
全文摘要
提供一種高速緩存器管理的方法和系統。系統包括:主存儲器(11)、連接到主存儲器的處理器、以及連接到處理器用于緩存數據的至少一個高速緩存器(50)。所說的至少一個高速緩存器含至少兩條緩存路線(50),每條路線包含多個組(50)。多個組中的每一個有一位(50)表明至少兩條緩存路線其中之一是否包含非臨時數據。處理器從主存儲器或至少一個高速緩存器訪問數據。
文檔編號G06F12/12GK1295687SQ99804733
公開日2001年5月16日 申請日期1999年3月24日 優(yōu)先權日1998年3月31日
發(fā)明者S·帕蘭卡, N·L·科雷, A·納朗, V·彭特科夫斯基, S·蔡 申請人:英特爾公司