專利名稱：流水線型多處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種流水線型多處理器系統(tǒng)，更具體地說，本發(fā)明涉及一種可高速度處理大量數(shù)據(jù)的流水線型多處理器系統(tǒng)。
這種常規(guī)的流水線型多處理器系統(tǒng)包括緩沖器裝置以及在每級(jí)設(shè)有的處理器單元，并且由于在系統(tǒng)中采用的流水線處理，預(yù)定的數(shù)據(jù)處理可同時(shí)并依次地在每個(gè)處理器單元進(jìn)行，因此，使用該系統(tǒng)例如，高速處理如圖象數(shù)據(jù)之類的大量順次數(shù)據(jù)。
現(xiàn)在參照附圖描述這種常規(guī)的流水線型多處理器系統(tǒng)。
圖3為示出了這種常規(guī)流水線型多處理器系統(tǒng)的例子的方框圖。參見圖3，普通的流水線型多處理器系統(tǒng)包括FIFO緩沖器110-140以及設(shè)在數(shù)據(jù)輸入端100和數(shù)據(jù)輸出端200之間的處理器單元210-230，該系統(tǒng)具有共用總線300和共用總線端400。
每個(gè)FIFO緩沖器110-140由存儲(chǔ)器或寄存器組成，保持有將分別由處理器單元210-230存取的數(shù)據(jù)。該現(xiàn)有技術(shù)使用了先進(jìn)先出緩沖器裝置，該裝置首先輸出先輸入的數(shù)據(jù)。例如FIFO緩沖器110首先輸出首先從數(shù)據(jù)輸入端100加到處理器單元210上的數(shù)據(jù)。
處理器單元210-230分別接收從FIFO緩沖器110-130來的數(shù)據(jù)輸入，并進(jìn)行預(yù)定數(shù)據(jù)處理，以分別把處理結(jié)果的數(shù)據(jù)輸出到FIFO緩沖器120-140中。例如處理器單元210接收來自FIFO緩沖器110的輸入數(shù)據(jù)，并進(jìn)行預(yù)定數(shù)據(jù)處理，以把處理結(jié)果的數(shù)據(jù)輸出到FIFO緩沖器120中。另外，處理器單元210-230中的每一個(gè)可通過共用總線300和共用總線端400訪問外部共享資源。
通過流水線處理，即，通過數(shù)據(jù)輸入端100接收如圖象數(shù)據(jù)的大量順次數(shù)據(jù)，并在每個(gè)處理器單元210-230同時(shí)并依次進(jìn)行預(yù)定的數(shù)據(jù)處理，這種常規(guī)的流水線型多處理器系統(tǒng)以高速度處理大量數(shù)據(jù)，并把處理結(jié)果輸出到數(shù)據(jù)輸出端200。此時(shí)，在進(jìn)行預(yù)定數(shù)據(jù)處理時(shí)，如需要，每個(gè)處理器單元210-230通過共用總線300和共用總線端400存取外部共享資源。
圖4為示出了常規(guī)流水線型多處理器系統(tǒng)的另一個(gè)實(shí)施例的方框圖。參見圖4，普通的流水線型多處理器系統(tǒng)包括緩沖器410-440、處理器單元210-240和DMA(直接存儲(chǔ)器存取)控制器310，同時(shí)具有共用總線300和共用總線端400。
緩沖器410-440中的每個(gè)由存儲(chǔ)器或寄存器組成。在該現(xiàn)有技術(shù)中，緩沖器410-440在數(shù)據(jù)輸入端100和數(shù)據(jù)輸出端200之間是級(jí)聯(lián)聯(lián)結(jié)的。與來自DMA控制器310的控制信號(hào)同步地在緩沖器410-440的輸入和輸出之間的進(jìn)行數(shù)據(jù)轉(zhuǎn)換。在這里，緩沖器410-440分別通過處理器單元210-240來存取，以除了當(dāng)進(jìn)行數(shù)據(jù)轉(zhuǎn)換時(shí)進(jìn)行預(yù)定數(shù)據(jù)處理。
在DMA控制器310輸出的同時(shí)，處理器單元210-240存取加在相應(yīng)緩沖器410-440上的轉(zhuǎn)換數(shù)據(jù)，并進(jìn)行預(yù)定數(shù)據(jù)處理，以在緩沖器410-440存儲(chǔ)相應(yīng)的處理結(jié)果作為轉(zhuǎn)換數(shù)據(jù)。
根據(jù)相應(yīng)的處理器單元210-240的處理完成的結(jié)果，DMA控制器310對(duì)在緩沖器410-440的輸入和輸出之間的數(shù)據(jù)轉(zhuǎn)換進(jìn)行同步控制。
通過流水線處理，即，通過數(shù)據(jù)輸入端100接收如圖象數(shù)據(jù)的大量順次數(shù)據(jù)的輸入，與DMA控制器310輸出同步地在相應(yīng)的緩沖器410-440之間進(jìn)行數(shù)據(jù)轉(zhuǎn)換，并在每個(gè)處理器單元210-240同時(shí)并依次進(jìn)行預(yù)定數(shù)據(jù)處理，該常規(guī)流水線型多處理器系統(tǒng)以高速度處理大量數(shù)據(jù)，并把處理結(jié)果輸出到數(shù)據(jù)輸出端200。
除了是與相應(yīng)的處理器單元210-240的處理完成同步地進(jìn)行相應(yīng)的緩沖器410-440之間的數(shù)據(jù)轉(zhuǎn)換外，上述流水線型處理與圖3中的現(xiàn)有技術(shù)相同。并且在需要時(shí)，處理器單元210-240通過共用總線300和共用總線端400存取外部共享資源，以進(jìn)行預(yù)定數(shù)據(jù)處理。
然而，這些常規(guī)的流水線型多處理器系統(tǒng)具有一些不足，因?yàn)榭蛇M(jìn)行外部監(jiān)測的處理結(jié)果僅僅是在數(shù)據(jù)輸出端的輸出數(shù)據(jù)，內(nèi)部流水線處理的多個(gè)數(shù)據(jù)處理中的錯(cuò)誤操作不能直接地確定，因此需要很多的測試階段或調(diào)試階段。
本發(fā)明的第一個(gè)目的是提供一種流水線型多處理器系統(tǒng)，該系統(tǒng)可使測試或調(diào)試階段的次數(shù)明顯地減少。
本發(fā)明的第二個(gè)目的是提供一種流水線型多處理器系統(tǒng)，該系統(tǒng)可在不影響從共享資源中存取的情況下，在操作中實(shí)時(shí)對(duì)每個(gè)處理器單元的處理結(jié)果進(jìn)行外部監(jiān)控。
根據(jù)本發(fā)明的一個(gè)方面，流水線型多處理器系統(tǒng)包括
一組用以進(jìn)行流水線處理數(shù)據(jù)的處理器單元；一組緩沖器裝置，該裝置用以保持輸入的數(shù)據(jù)和相應(yīng)處理器單元的處理結(jié)果，該緩沖器裝置和該處理器單元在數(shù)據(jù)輸入和數(shù)據(jù)輸出裝置之間依次級(jí)聯(lián)；及輸出裝置，該裝置用于可選擇地輸出所述每個(gè)處理器單元的處理結(jié)果，以在調(diào)試時(shí)監(jiān)測。
在最佳的結(jié)構(gòu)中，輸出裝置可選擇地把所述的相應(yīng)處理結(jié)果之一輸出到共用總線上，該共用總線在調(diào)試時(shí)響應(yīng)信號(hào)使外部共享資源與所述每個(gè)處理器單元連接。
在另一個(gè)最佳結(jié)構(gòu)中，對(duì)應(yīng)于各處理器單元設(shè)有多個(gè)(in the plural)所述輸出裝置。
在另一個(gè)最佳結(jié)構(gòu)中，除了在最后一級(jí)的處理器單元外，對(duì)應(yīng)于處理器單元設(shè)有多個(gè)輸出裝置。
根據(jù)本發(fā)明的另一個(gè)方面，一種流水線型多處理器系統(tǒng)包括一組緩沖器裝置，該裝置在數(shù)據(jù)輸入和輸出裝置之間是級(jí)聯(lián)的，用以保存并轉(zhuǎn)換數(shù)據(jù)；一組處理器單元，該單元用于訪問所述相應(yīng)緩沖器裝置，以進(jìn)行流水線處理DMA控制器，該控制器用于響應(yīng)每個(gè)處理器單元處理完成的結(jié)果后，在相應(yīng)的緩沖器裝置之間進(jìn)行數(shù)據(jù)轉(zhuǎn)換的同步控制；以及輸出裝置，該裝置用于可選擇地在外部從所述每個(gè)緩沖器裝置中輸出轉(zhuǎn)換數(shù)據(jù)，用于在調(diào)試的同時(shí)進(jìn)行監(jiān)測。
在最佳的結(jié)構(gòu)中，輸出裝置包括控制裝置，該控制裝置響應(yīng)控制信號(hào)進(jìn)行控制，用于選擇相應(yīng)轉(zhuǎn)換數(shù)據(jù)之一，并把選擇的數(shù)據(jù)輸出到由各個(gè)處理器單元共享的調(diào)試總線上，用以在調(diào)試時(shí)進(jìn)行監(jiān)測。
在另一個(gè)最佳結(jié)構(gòu)中，輸出裝置包括門電路，該門電路響應(yīng)控制裝置的輸出，用于選通每個(gè)轉(zhuǎn)換數(shù)據(jù)，并把所述轉(zhuǎn)換數(shù)據(jù)輸出到所述調(diào)試總線上以進(jìn)行監(jiān)測。
在另一個(gè)最佳的結(jié)構(gòu)中，輸出裝置包括一組門電路，該門電路用于選通對(duì)于每個(gè)緩沖器裝置的每個(gè)轉(zhuǎn)換數(shù)據(jù)，并把轉(zhuǎn)換數(shù)據(jù)輸出到調(diào)試總線上以進(jìn)行監(jiān)測，輸出裝置還包括控制裝置，該控制裝置用于選擇所述門電路，該門電路可輸出轉(zhuǎn)換數(shù)據(jù)，用以在調(diào)試同時(shí)根據(jù)控制信號(hào)進(jìn)行監(jiān)測。
在另一個(gè)最佳結(jié)構(gòu)中，所述輸出裝置包括一組門電路，該門電路用于選通對(duì)除了在最后一級(jí)的所述緩沖器裝置之外的所述每個(gè)緩沖器裝置的每個(gè)轉(zhuǎn)換數(shù)據(jù)，并把所述轉(zhuǎn)換數(shù)據(jù)輸出到所述調(diào)試總線上，以進(jìn)行監(jiān)測，輸出裝置還包括控制裝置，該控制裝置用于選擇所述門電路，該門電路可輸出所述轉(zhuǎn)換數(shù)據(jù)，用以在調(diào)試同時(shí)根據(jù)控制信號(hào)進(jìn)行監(jiān)測。
從下面的詳細(xì)描述中，本發(fā)明的目的、特征和優(yōu)點(diǎn)將體現(xiàn)得很清楚。
可通過下面的詳細(xì)說明及本發(fā)明最佳實(shí)施例的附圖對(duì)本發(fā)明更充分地理解，然而說明書和附圖不能限制本發(fā)明，而僅僅用于解釋和理解本發(fā)明。
在附圖中
圖1為示出了本發(fā)明的流水線型多處理器系統(tǒng)的第一實(shí)施例的方框圖；圖2為示出了本發(fā)明的流水線型多處理器系統(tǒng)的第二實(shí)施例的方框圖；圖3為示出了常規(guī)的流水線型多處理器系統(tǒng)的一個(gè)例子的方框圖；圖4為示出了常規(guī)的流水線型多處理器系統(tǒng)的另一個(gè)例子的方框圖；在后面通過參照附圖將討論本發(fā)明的最佳實(shí)施例。在下面的描述中，將陳述多個(gè)特定的細(xì)節(jié)，從而提供對(duì)本發(fā)明的完全理解。然而，對(duì)那些本領(lǐng)域技術(shù)人員來說，很顯然本發(fā)明在沒有這些特定細(xì)節(jié)也可以實(shí)施。另外，公知的結(jié)構(gòu)沒有詳細(xì)示出，以使本發(fā)明更清楚。
圖1為示出了本發(fā)明的流水線型多處理器系統(tǒng)的第一實(shí)施例結(jié)構(gòu)的方框圖。
參見圖1，本實(shí)施例的流水線型多處理器系統(tǒng)包括FIFO緩沖器11-14和設(shè)在數(shù)據(jù)輸入端10和數(shù)據(jù)輸出端20之間的處理器單元21-23，并具有共用總線30和共用總線端40，還進(jìn)一步包括調(diào)試單元51和52。這些元件除了測試單元51和52外，與圖3中示出的對(duì)應(yīng)部分是相同的。
FIFO緩沖器11-14保持有由處理器單元21-23分別待存取的數(shù)據(jù)。例如FIFO緩沖器11，首先把先從數(shù)據(jù)輸入端10輸入的數(shù)據(jù)輸出到處理器單元21中。
處理器單元21-23接收從FIFO緩沖器11-13來的數(shù)據(jù)輸入，以進(jìn)行預(yù)定數(shù)據(jù)處理，并把處理結(jié)果的數(shù)據(jù)分別輸出到FIFO緩沖器12-14中。例如處理器單元21接收從FIFO緩沖器11來的數(shù)據(jù)輸入，以進(jìn)行預(yù)定數(shù)據(jù)處理，并把處理結(jié)果的數(shù)據(jù)輸出到FIFO緩沖器12中。每個(gè)處理器單元21-23通過共用總線30和共用總線端40訪問未示出的外部共享資源。
輸入到FIFO緩沖器12和13的數(shù)據(jù)分別加在了調(diào)試單元51和52上。另外，調(diào)試單元51和52的輸出端連接到共用總線30上，于是調(diào)試單元51和52的內(nèi)容可通過共用總線30輸出。
根據(jù)控制信號(hào)CS的控制，每個(gè)調(diào)試單元51和52在調(diào)試時(shí)，選擇相應(yīng)處理器單元21-23的處理結(jié)果中的一個(gè)，并為了監(jiān)測，把選擇的結(jié)果輸出到共用總線30上，該總線與外部共享資源和相應(yīng)的處理器單元21-23連接。輸入到緩沖器12和13，即，在處理器單元21和處理器單元22得到的處理結(jié)果可在共用總線端40被監(jiān)測。
對(duì)于第一和最后一級(jí)，由于它們可在數(shù)據(jù)輸入端10和數(shù)據(jù)輸出端20處被監(jiān)測，于是沒有裝調(diào)試單元。
接下來描述上述系統(tǒng)的操作。在通過數(shù)據(jù)輸入端10接收如圖象數(shù)據(jù)的大量順次數(shù)據(jù)的輸入，并在每個(gè)處理器單元21-23同時(shí)并依次進(jìn)行預(yù)定數(shù)據(jù)處理后，即，在進(jìn)行流水線處理后，本實(shí)施例的流水線型多處理器系統(tǒng)以高速度處理大量數(shù)據(jù)，以把最后處理數(shù)據(jù)輸出到數(shù)據(jù)輸出端20。
與此同時(shí)，在調(diào)試時(shí)，調(diào)試單元51和52選擇處理器單元21和22的一個(gè)處理結(jié)果，并把它輸出到共用總線30上，然后輸出到共用總線端40上，用以根據(jù)控制信號(hào)CS來進(jìn)行監(jiān)測。
結(jié)果，例如，加在數(shù)據(jù)輸入端10上的輸入數(shù)據(jù)和通過處理器單元21而得到的處理結(jié)果可檢查處理器單元21是否正常工作，其中通過處理器單元21而得到的處理結(jié)果通過調(diào)試單元51而可選擇地輸出到共用總線端40上。而且，通過處理器單元21而得到的處理結(jié)果和通過處理器單元22而得到的處理結(jié)果可檢查處理器單元22是否正常地工作。其中通過處理器單元21而得到的處理結(jié)果通過調(diào)試單元51可選擇地輸出到共用總線端40上；通過處理器單元22而得到的處理結(jié)果通過調(diào)試單元52可選擇地輸出到共用總線端40上。另外，通過處理器單元22而得到的處理結(jié)果和通過處理器單元23而在數(shù)據(jù)輸出端20得到的處理結(jié)果可檢查處理器單元23是否正常地工作，其中通過處理器單元22而得到的處理結(jié)果通過調(diào)試單元52可選擇地輸出到共用總線端40上。
如上所述，待處理的輸入數(shù)據(jù)和處理的數(shù)據(jù)可檢查每個(gè)處理器單元是否正常地工作。
圖2為本發(fā)明的第二實(shí)施例的流水線型多處理器系統(tǒng)的結(jié)構(gòu)方框圖。
參見圖2，本實(shí)施例的流水線型多處理器系統(tǒng)包括緩沖器41-44，處理器單元21-24以及DMA控制器31，并具有共用總線30和共用總線端40，還包括調(diào)試控制器61和門電路71-73，并具有可由各處理器單元21-24共用的調(diào)試總線60和調(diào)試總線端70。
除了調(diào)試控制器61和門電路71-73以外的部分與圖4中所示的對(duì)應(yīng)部分是相同的。更具體地說緩沖器41-44每個(gè)均由存儲(chǔ)器或寄存器組成，并在數(shù)據(jù)輸入端10和數(shù)據(jù)輸出端20之間是級(jí)聯(lián)的。在控制信號(hào)從DMA控制器31傳來的同時(shí)，執(zhí)行在相應(yīng)的緩沖器41-44的輸入和輸出之間的數(shù)據(jù)轉(zhuǎn)換。在這里，緩沖器41-44分別通過處理器單元21-24而存取，以除了在進(jìn)行數(shù)據(jù)轉(zhuǎn)換時(shí)外進(jìn)行預(yù)定數(shù)據(jù)處理。另外，在DMA控制器31的輸出同時(shí)，處理器單元21-24分別存取保持在緩沖器41-44上的轉(zhuǎn)換數(shù)據(jù)，以進(jìn)行預(yù)定數(shù)據(jù)處理，并在緩沖器41-44上存儲(chǔ)處理結(jié)果作為轉(zhuǎn)換數(shù)據(jù)。在響應(yīng)處理器單元21-24的處理完成，DMA控制器31在相應(yīng)的緩沖器41-44的輸入和輸出之間進(jìn)行轉(zhuǎn)換數(shù)據(jù)的同步控制。
通過數(shù)據(jù)輸入端10提供待處理的數(shù)據(jù)，并在第一級(jí)在DMA控制器31的控制下，存儲(chǔ)在緩沖器41中。通過處理器單元21處理該數(shù)據(jù)并在處理完成后，在DMA控制器31控制下，處理結(jié)果存儲(chǔ)在下一級(jí)的緩沖器42中。然后，在最后一級(jí)的處理完成后，處理結(jié)果在DMA控制器31的控制下，通過數(shù)據(jù)輸出端20輸出。
調(diào)試控制器61在調(diào)試中根據(jù)控制信號(hào)CS進(jìn)行控制，于是可選擇相應(yīng)的緩沖器41-44的轉(zhuǎn)換數(shù)據(jù)中的一個(gè)，并把該數(shù)據(jù)輸出，用以監(jiān)測由各處理器單元21-24共用的調(diào)試總線60。
在各級(jí)的緩沖器41-44之間設(shè)有門電路71-73，用以選通對(duì)各緩沖器41-44的轉(zhuǎn)換數(shù)據(jù)，并把該數(shù)據(jù)輸出到調(diào)試總線60，用以在調(diào)試控制器60的控制下進(jìn)行監(jiān)測。
正如在第一級(jí)和最后級(jí)，由于可在數(shù)據(jù)輸入端10和數(shù)據(jù)輸出端20進(jìn)行監(jiān)測，于是沒有設(shè)門電路。
下面描述本實(shí)施例的系統(tǒng)的操作。在通過數(shù)據(jù)輸入端10接收如圖象數(shù)據(jù)的大量順次數(shù)據(jù)后，在DMA控制器31的輸出的同時(shí)，在各緩沖器41-44之間進(jìn)行數(shù)據(jù)轉(zhuǎn)換，并在每個(gè)處理器單元21-23同時(shí)并依次進(jìn)行預(yù)定數(shù)據(jù)處理，即，通過進(jìn)行流水線處理，本實(shí)施例的流水線型多處理器單元系統(tǒng)以高速度處理大量數(shù)據(jù)，并把數(shù)據(jù)輸出到數(shù)據(jù)輸出端20。
與此同時(shí)，在調(diào)試的同時(shí)，調(diào)試控制器61根據(jù)控制信號(hào)CS進(jìn)行控制，用以選擇門電路71-73的一個(gè)，于是選擇的門電路選通相應(yīng)的緩沖器的轉(zhuǎn)換數(shù)據(jù)，并把該數(shù)據(jù)輸出到調(diào)試總線60上，然后輸出到調(diào)試總線端70上用以監(jiān)測。
結(jié)果，例如，加在數(shù)據(jù)輸入端10上的輸入數(shù)據(jù)以及通過處理器單元21而得到的處理結(jié)果可檢查處理器單元21是否正常地工作，其中通過處理器單元21而得到的處理結(jié)果通過門電路71輸出到調(diào)試總線端70上。而且，通過處理器單元21而得到的處理結(jié)果和通過處理器單元22而得到的處理結(jié)果可檢查處理器單元22是否正常地工作，其中通過處理器單元21而得到的處理結(jié)果通過門電路71而輸出到調(diào)試總線端70上，通過處理器單元22而得到的處理結(jié)果通過門電路72而輸出到調(diào)試總線70上。通過處理器單元22而得到的處理結(jié)果和通過處理器單元23而得到的處理結(jié)果可檢查處理器單元23是否正常地工作。其中通過處理器單元22而得到的處理結(jié)果通過門電路72而輸出到調(diào)試總線端70上，通過處理器單元23而得到的處理結(jié)果通過門電路73而輸出到調(diào)試總線70上。另外，通過處理器單元23而得到的處理結(jié)果和通過處理器單元24而在數(shù)據(jù)輸出端20得到的處理結(jié)果可檢查處理器單元24是否正常地工作，其中通過處理器單元23而得到的處理結(jié)果通過門電路73而輸出到調(diào)試總線端70上。
由于本實(shí)施例的流水線型多處理器系統(tǒng)在調(diào)試時(shí)，不僅使用共用總線30和共用總線端40，也使用用于調(diào)試的調(diào)試總線60和調(diào)試總線端70，系統(tǒng)可在實(shí)時(shí)操作中，在不影響存取共享資源的情況下，在外部實(shí)時(shí)監(jiān)測各處理器單元21-24的處理結(jié)果。因此可在實(shí)時(shí)處理中進(jìn)行調(diào)試。
雖然這樣構(gòu)成了上述第二實(shí)施例，于是在相應(yīng)級(jí)的緩沖器的數(shù)據(jù)可在享用調(diào)試總線60時(shí)輸出到調(diào)試總線端70上，但是可不帶調(diào)試總線60和調(diào)試總線端70時(shí)，在每個(gè)門電路71-73設(shè)有調(diào)試輸出端。
如上所述，本發(fā)明的流水線型多處理器系統(tǒng)具有的效果是在調(diào)試時(shí)，選擇相應(yīng)處理器的其中一個(gè)處理結(jié)果，并把該結(jié)果輸出，用以在一組數(shù)據(jù)處理中監(jiān)測而直接指出錯(cuò)誤操作，該組數(shù)據(jù)處理在系統(tǒng)中同時(shí)并依次流水線處理，這樣可顯著地減少了測試階段或調(diào)試階段的次數(shù)。
雖然就可作為示范的實(shí)施例示出并描述了本發(fā)明，本領(lǐng)域的技術(shù)人員可以知道，在不脫離本發(fā)明的精神和范圍情況下，可進(jìn)行上述以及其它的各種變化、刪除及附加。這樣，本發(fā)明不能理解為限定在上述的特定實(shí)施例中，而包括所有可能的實(shí)施例，該實(shí)施例可包括在與附加權(quán)利要求中表述的特征包含的的范圍及其等同特征內(nèi)。
權(quán)利要求
1．一種流水線型多處理器系統(tǒng)，包括一組用以進(jìn)行流水線處理數(shù)據(jù)的處理器單元(21-23)；一組緩沖器裝置(11-14)，該裝置用以保持輸入的數(shù)據(jù)和相應(yīng)處理器單元的處理結(jié)果，所述緩沖器裝置和所述處理器單元在數(shù)據(jù)輸入和數(shù)據(jù)輸出裝置(10、20)之間依次級(jí)聯(lián)；及輸出裝置(51、52)，該裝置用于可選擇地輸出所述每個(gè)處理器單元的處理結(jié)果，以在調(diào)試時(shí)監(jiān)測。
2．根據(jù)權(quán)利要求1所述的流水線型多處理器系統(tǒng)，其特征在于所述輸出裝置(51、52)可選擇地把所述的相應(yīng)處理結(jié)果輸出到共用總線上，該共用總線在調(diào)試時(shí)，根據(jù)控制信號(hào)使外部共享資源與所述每個(gè)處理器單元連接。
3．根據(jù)權(quán)利要求1所述的流水線型多處理器系統(tǒng)，其特征在于對(duì)應(yīng)于所述各處理器單元設(shè)有多個(gè)(in the plural)所述輸出裝置(51、52)。
4．根據(jù)權(quán)利要求1所述的流水線型多處理器系統(tǒng)，其特征在于除了在最后一級(jí)的所述處理器單元外，對(duì)應(yīng)于所述處理器單元設(shè)有多個(gè)所述輸出裝置(51、52)。
5．一種流水線型多處理器系統(tǒng)，包括一組緩沖器裝置(41-44)，該裝置在數(shù)據(jù)輸入和輸出裝置(10、20)之間是級(jí)聯(lián)的，用以保持并轉(zhuǎn)換數(shù)據(jù)；一組處理器單元(21-24)，該單元用于訪問所述相應(yīng)緩沖器裝置，以進(jìn)行流水線處理；DMA控制器(31)，該控制器用于響應(yīng)所述每個(gè)處理器單元處理完成的結(jié)果，同步控制所述相應(yīng)的緩沖器裝置之間的數(shù)據(jù)轉(zhuǎn)換的；以及輸出裝置，該裝置用于可選擇地從所述每個(gè)緩沖器裝置中輸出轉(zhuǎn)換數(shù)據(jù)，用于在調(diào)試的同時(shí)進(jìn)行監(jiān)測。
6．根據(jù)權(quán)利要求5所述的流水線型多處理器系統(tǒng)，其特征在于所述輸出裝置包括控制裝置(61)，該控制裝置響應(yīng)控制信號(hào)進(jìn)行控制，用于選擇所述相應(yīng)轉(zhuǎn)換數(shù)據(jù)之一，并把選擇的數(shù)據(jù)輸出到由所述各個(gè)處理器單元共享的調(diào)試總線上，用以在調(diào)試時(shí)進(jìn)行監(jiān)測。
7．根據(jù)權(quán)利要求5所述的流水線型多處理器系統(tǒng)，其特征在于所述輸出裝置包括門電路，該門電路響應(yīng)所述控制裝置的輸出，用于選通每個(gè)所述轉(zhuǎn)換數(shù)據(jù)，并把所述轉(zhuǎn)換數(shù)據(jù)輸出到所述調(diào)試總線上以進(jìn)行監(jiān)測。
8．根據(jù)權(quán)利要求5所述的流水線型多處理器系統(tǒng)，其特征在于所述輸出裝置包括一組門電路(71-73)，該門電路用于選通所述每個(gè)緩沖器裝置的每個(gè)轉(zhuǎn)換數(shù)據(jù)，并把所述轉(zhuǎn)換數(shù)據(jù)輸出到所述調(diào)試總線上，以進(jìn)行監(jiān)測，以及控制裝置(61)，該控制裝置用于選擇所述門電路，該門電路可輸出所述轉(zhuǎn)換數(shù)據(jù)，用以在調(diào)試同時(shí)根據(jù)控制信號(hào)進(jìn)行監(jiān)測。
9．根據(jù)權(quán)利要求5所述的流水線型多處理器系統(tǒng)，其特征在于所述輸出裝置包括一組門電路(71-73)，該門電路用于對(duì)除在最后一級(jí)的所述緩沖器裝置之外的所述每個(gè)緩沖器裝置選通每個(gè)轉(zhuǎn)換數(shù)據(jù)，并把所述轉(zhuǎn)換數(shù)據(jù)輸出到所述調(diào)試總線上，以進(jìn)行監(jiān)測?？刂蒲b置(61)，該控制裝置用于選擇所述門電路，該門電路可輸出所述轉(zhuǎn)換數(shù)據(jù)，用以在調(diào)試同時(shí)根據(jù)控制信號(hào)進(jìn)行監(jiān)測。
全文摘要
一種流水線型多處理器系統(tǒng),包括一組處理器單元(21—23),一組緩沖器(11—14)及調(diào)試單元(51、52)。該處理器單元(21—23)用于流水線處理數(shù)據(jù);該緩沖器(11—14)保持輸入數(shù)據(jù)和每個(gè)處理器單元的處理結(jié)果;緩沖器和處理器單元在數(shù)據(jù)輸入和輸出之間依次級(jí)聯(lián),調(diào)試單元(51、52)用于可選擇地在外部輸出每個(gè)處理器單元的處理結(jié)果,以在調(diào)試時(shí)進(jìn)行監(jiān)控。
文檔編號(hào)G06F11/28GK1232219SQ9910553
公開日1999年10月20日 申請(qǐng)日期1999年3月23日 優(yōu)先權(quán)日1998年3月23日
發(fā)明者小池庸夫 申請(qǐng)人:日本電氣株式會(huì)社