專利名稱：微型計算機的制作方法
技術領域：
本發(fā)明涉及一種具有中央處理單元(下文稱為“CPU”)、存儲器和外圍功能單元等集成在半導體基片上的微型計算機。本發(fā)明尤其涉及一種提供訪問存儲器映射I/O型微型計算機的外圍功能單元的技術，其中存儲器和外圍功能單元設置在同一個地址空間上。
傳統(tǒng)的微型計算機是一種在單片半導體基片上形成有CPU、包含只讀存儲器(下文稱為“ROM”)和隨機存取存儲器(下文稱為“RAM”)的存儲器以及具有計時器、模數(shù)(下文稱為“A/D”)轉換器、并行輸入/輸出部分、串行輸入/輸出部分等的外圍功能單元的微型計算機。這種微型計算機稱為“單片微型計算機”。CPU、存儲器和外圍功能單元通過地址總線、數(shù)據(jù)總線和對它們共用的控制總線相互電連接到。CPU、存儲器和外圍功能單元設置在同一地址空間內，提供所謂的存儲器映射I/O型地址系統(tǒng)。
在這種類型的存儲器映射I/O型微型計算機中，用與訪問存儲器所用的相同的存儲器訪問指令來讀/寫訪問外圍功能單元.而且，該微型計算機還以與提供給存儲器的相同的定時啟動。
本發(fā)明的一個目的在于提供一種能以適當?shù)亩〞r從快速啟動的外圍功能單元中讀取數(shù)據(jù)的微型計算機。
本發(fā)明的另一個目的在于提供一種即使連接了大量的外圍功能單元也不會影響存儲器存取速度的微型計算機。
根據(jù)本發(fā)明的一個方面，為了實現(xiàn)上述目的，提供了一種微型計算機，它包含存儲器；外圍電路，包括其狀態(tài)改變快、并響應于數(shù)據(jù)鎖存信號由其內的電路鎖存要保持的數(shù)據(jù)以及響應于第一讀控制信號從其輸出鎖存的數(shù)據(jù)的電路和提供第一讀控制信號以產生信號時間寬度比第一讀取控制信號窄的數(shù)據(jù)鎖存信號的數(shù)據(jù)鎖存信號產生電路；以及通過公用總線連接到存儲器和外圍電路的中央處理單元，用于向公用總線輸出規(guī)定該電路的地址信號和第一讀取控制信號以訪問該電路，向公用總線輸出規(guī)定該存儲器的地址信號和信號寬度比第一讀控制信號窄的第二讀控制信號以訪問存儲器。
上面簡述了本申請各種發(fā)明中典型的一個發(fā)明。然而，本申請的各種發(fā)明和這些發(fā)明的具體構造可以從下面的描述中了解到。
雖然，說明書以特別指出并清楚地要求了與本發(fā)明有關的主題的權利要求書來結束，但可以相信，從下面結合附圖的描述，可以更好地理解本發(fā)明、本發(fā)明的目的和特征以及其它目的、特征和優(yōu)點。
圖1是根據(jù)本發(fā)明的一個實施例的微型計算機的結構圖；圖2是訪問時間延長器的結構圖；圖3是讀鎖存產生器的結構圖；以及圖4是計時器32讀操作的描述圖。
下面將結合附圖描述本發(fā)明的一個較佳實施例。
圖1是根據(jù)本發(fā)明的一個實施例的微型計算機的示意性結構圖。
本微型計算機包含CPU10、存儲器20、外圍功能單元30。公用總線40在CPU10、存儲器20和外圍功能單元30之間連接。CPU10用作微型計算機的中央邏輯單元。CPU10具有系統(tǒng)控制器、計算或算術單元、寄存器單元、算術控制器、公用總線控制器等，所有這些在圖中都沒有示出。CPU10的電路根據(jù)基于存儲在存儲器20內的程序的存儲器訪問指令進行數(shù)字處理，例如完成定址、讀寫數(shù)據(jù)、對數(shù)據(jù)進行算術運算、指令排序等。CPU10具有訪問時間延長裝置(例如，訪問時間延長器)11。訪問時間延長器11的作用是產生讀控制信號RDW和寫控制信號WRW，以延長或延伸對外圍功能單元30的訪問時間。
存儲器20具有ROM21和RAM22。ROM21為只讀存儲器。ROM21總是能保持寫入其內的數(shù)據(jù)，無論電源打開還是關閉，它用于存儲包括存儲器訪問指令的程序和固定的數(shù)據(jù)。RAM22為隨機存取存儲器。當電源關閉時，RAM22內保持的內容會消失。RAM22常用作暫時存儲或處理數(shù)據(jù)的地方。
外圍功能單元30具有分隔裝置(例如，緩沖放大器)31，用于把外圍功能單元30的內電路連接到公用總線40上。緩沖放大器31用作斷開外圍功能單元30的負載(從CPU10側和存儲器20側看)的電路。緩沖放大器3 1包括放大器31a、31b……，分別用于放大CPU10通過總線40提供的信號，并把放大后的信號提供給設置在外圍功能單元30內的輸入/輸出部分，以及分別放大外圍功能單元30的放大輸入/輸出部分輸出的信號，并把它們輸出至CPU10。每個放大器31a、31b……都由兩級連接的反相器組成，這是一種例子。諸如計時器32、A/D轉換器33、并行輸入/輸出部分34、串行輸入/輸出部分35等輸入/輸出部分電連接到緩沖放大器31上。
計時器32進行計時。計時器32根據(jù)數(shù)據(jù)保持或鎖存信號(例如讀鎖存信號)RDL在其內保持有關計時的數(shù)據(jù)。而且，計時器32響應于讀控制信號RDW讀取保持在其內的時間數(shù)據(jù)。每個A/D轉換器33或者類似裝置把信號與外界交換。即，每個A/D轉換器33或類似裝置響應于寫控制信號WRW和讀控制信號RDW向外界輸出信號，或從外界輸入信號。
外圍功能單元30具有數(shù)據(jù)鎖存信號產生裝置(例如讀鎖存產生器36)。讀鎖存產生器36產生讀鎖存信號RDL，用于指令例如外圍功能單元30的具有快操作速度的計時器32保持或鎖存數(shù)據(jù)，以便以適當?shù)亩〞r讀取數(shù)據(jù)。讀鎖存產生器36的輸出端電連接到計時器32上。
公用總線40包含地址總線41、數(shù)據(jù)總線42和控制總線43。地址總線41是一根用于從CPU10向存儲器20和外圍功能單元30傳輸規(guī)定讀或寫地址的地址信號ADR的公用信號線。數(shù)據(jù)總線42是一根用于把數(shù)據(jù)信號DATA從CPU傳送到存儲器20或外圍功能單元30和從存儲器20或外轉功能單元30傳送到CPU10的公用信號線。控制總線43是一根用于使CPU10能控制例如它從存儲器20和外圍功能單元30讀數(shù)據(jù)和把數(shù)據(jù)寫入存儲器20和外圍功能單元30的公用信號線。控制總線43由傳送讀控制信號RD和讀控制信號RDW的讀控制線43a、傳送寫控制信號WR和寫控制信號WRW的寫控制線43b以及傳輸時鐘信號CLK和其它控制信號的控制線43c組成。
圖2是圖1所示的訪問時間延長器11的一個例子的結構圖。
訪問時間延長器11具有三比特D型(延遲型)觸發(fā)器(下面稱為“FF”)12。設置在CPU10內的內部總線的三比特連接或輸入到FF12的輸入端D0、D1和D2。而且，控制信號AA輸入到FF12的時鐘端CK。FF12的輸出端Q0、Q1和Q2分別電連接到“與”門13a、13b和13c的一個輸入端?！芭c”門1 3a至13c的另一個輸入端電連接到讀控制線43a。“與”門13a至13c的輸出端電連接到遞降計數(shù)器14的與它們相應的輸入端D0、D1和D2。當提供給遞降計數(shù)器14的輸出端Q0至Q2的值達到“0”時，遞降計數(shù)器14讀出輸入到輸入端D0至D2的信號。遞降計數(shù)器14與輸入至時鐘端CK的時鐘信號CLK的上升沿同步逐一地把讀取值遞降計數(shù)，并把它們輸出到輸出端Q0至Q2。遞降計數(shù)器14輸出端Q0、Q1和Q2電連接到有三輸入端的“或”門15的與它們相應的輸入端。
現(xiàn)在描述訪問時間延長器11的作用。
在程序的起始部分，例如把數(shù)字值“3”事先提供給FF12的每個輸入端D0至D2。FF12響應于輸入的控制信號AA捕獲或取得數(shù)字值“3”，并把它從輸出端Q0至Q2輸出。當輸入了讀控制信號RD時(即當“與”門13a至13c的輸入端為“高”電平時)，F(xiàn)F12的輸出信號通過與它們相應的“與”門13a至13c，然后提供給遞降計數(shù)器14中與經們相應的輸入端D0至D2。分別給遞降計數(shù)器14的輸入端D0至D2提供數(shù)字值“0”，一直到輸入讀控制信號RD前的瞬間。而且，提供給輸出端Q0至Q2的值也為“0”。因此，當響應讀控制信號RD向遞降計數(shù)器14的輸入端D0至D2分別提供數(shù)字值“3”時，把數(shù)字值“3”讀入到遞降計數(shù)器14。此后，與時鐘信號CLK的上升沿同步，分別把讀數(shù)字值“3”減1。電連接到遞降計數(shù)器14的輸出端Q0至A2的“或”門15輸出的信號保持在高電平上，一直到遞降計數(shù)器14的輸出值達到“0”。即，訪問時間延長器11輸出的讀控制信號RDW的信號時間寬度比讀控制信號RD長，其信號時間寬度為“或”門15的三(設置給FF12的值)個時鐘周期。
圖3是圖1所示的讀鎖存產生器36的一個例子的結構圖。
讀鎖存產生器36具有一個FF36a。讀控制信號RDW輸入到FF36a的輸入端D。時鐘信號CLK輸入到FF36a的時鐘端CK。FF36a的反相輸出端Q/電連接到“與”門36b的一個輸入端。讀控制信號RDW輸入到“與”門36b的另一個輸入端。
讀鎖存產生器36的作用如下把讀控制信號RDW輸入到FF36a的輸入端。當讀控制信號RDW與時鐘信號CLK的上升沿同步變?yōu)椤案摺彪娖綍r，在延遲一個時鐘周期后， FF36a的反相輸出端Q/從“高”電平變?yōu)椤暗汀彪娖?。因此，從“與”門36b的輸出端輸出信號時間寬度為一個時鐘周期的讀鎖存信號RDL。
下面以下面所示的兩個部分(I)和(II)來描述圖1所示的微型計算機的訪問操作。
(I)對存儲器的訪問操作當CPU10讀取存儲器20的數(shù)據(jù)時，CPU10向地址總線41輸出規(guī)定要訪問的存儲器20地址的地址信號ADR。而且CPU10還向讀控制線43a輸出讀控制信號RD。當檢測到地址信號ADR規(guī)定的地址時，根據(jù)讀控制信號RD從存儲器20讀取存儲在相應地址內的值，然后把該值輸出給數(shù)據(jù)總線42。
另一方面，當CPU10對存儲器20寫數(shù)據(jù)時，CPU10向地址總線41輸出規(guī)定要訪問的存儲器20的地址的地址信號ADR。而且，CPU10把數(shù)據(jù)信號DATA輸出到數(shù)據(jù)總線42上。再者，CPU10還把寫控制信號WR輸出至寫控制信號線43b上。在存儲器20內，把數(shù)據(jù)信號DATA寫入到地址信號ADR規(guī)定的地址。
外圍功能單元30的各輸入/輸出部分通過緩沖放大器31分別連接到地址總線41、數(shù)據(jù)總線42、讀控制線43a和寫控制線43b。由于諸如計時器32等輸入/輸出部分以及設置在外圍功能單元30內的類似裝置存在的負載由緩沖放大器3 1與公用總線40隔開，所以電連接到CPU和存儲器20上的公用總線40上的負載減少了。因此，CPU10能以原始的速度訪問存儲器20而不受外圍功能單元30的影響。
(II)對外圍功能單元的訪問操作圖4是描述圖1所示的CPU讀取計時器32時間的時序圖。
計時器32用作與時鐘信號CLK的上升沿同步地進行計時。
在圖4所示的時間t1，CPU10向地址總線41輸出規(guī)定計時器32的地址信號ADR，以讀取計時器32計時的時間。
在時間t2，CPU10與時鐘信號CLK的上升沿同步地輸出經延長的讀控制信號RDW。在時間t2，與時鐘信號CLK的上升沿同步，計時器32的計時結果變?yōu)椤癗”。另一方面，在從時間t2起計時的一個時鐘周期期間，產生一個讀鎖存信號RDL，從讀鎖存產生器36輸出。把讀鎖存信號RDL提供給計時器32。在計時器32內，根據(jù)讀鎖存信號RDL把對應于該時刻計時結果的數(shù)據(jù)“N”作為輸出數(shù)據(jù)鎖存。接著，把對應于計時結果的鎖存數(shù)據(jù)“N”輸出給數(shù)據(jù)總線42。
CPU10根據(jù)讀控制信號RDW讀取數(shù)據(jù)總線42輸出的數(shù)據(jù)“N”。
讀控制信號RDW和寫控制信號WRW用于在讀鎖存信號RDL非使用的時刻訪問外圍功能單元30的各輸入/輸出部分。在這種情況下的訪問操作除了讀和寫操作延遲了延長的時間外，基本上與對存儲器的訪問操作相似。由于在延長的時間內確定了公用總線40上的信號，所以可以可靠地進行讀和寫操作。
因此，根據(jù)本實施例的微計算機可以帶來下面優(yōu)點(1)至(4)。
(1)訪問時間延長器11使得外圍功能單元30的讀控制信號RDW和寫控制信號WRW的信號時間寬度或間隔大于訪問存儲器20的讀控制信號RD和寫控制信號WR的信號時間寬度。因此，即使訪問速度減慢，仍可以可靠地訪問外圍功能單元。
(2)由于訪問時間延長器11可以使FF12任意地設置讀控制信號RDW的信號時間寬度，所以可以設置適合于外圍功能單元30標度的訪問時間。
(3)由于外圍功能單元30的各輸入/輸出部分通過緩沖放大器3 1電連接到公用總線40上，并且外圍功能單元30的負載在訪問存儲器后與公用總線40斷開，所以對存儲器的訪問速度不受外圍功能單元30的標度的限制。
(4)由于快速啟動的計時器32根據(jù)讀鎖存產生器36產生的讀鎖存信號RDL以適當?shù)亩〞r保持數(shù)據(jù)，所以即使計時器32的訪問速度受到限制，仍可以讀取到以適當定時保持的正確的數(shù)據(jù)。
本發(fā)明并不受上述描述的實施例的限制，對其可以進行各種變化。
下面作為例子將解釋變動(a)至(d)。
(a)圖2所示的訪問時間延長器11包含F(xiàn)F12、“與”門12a至12c和遞降計數(shù)器14。但，如果訪問時間延長器11為產生信號時間寬度比讀控制信號RD和寫控制信號WR長的信號的電路，則可以使用任意電路結構。
(b)在本實施中，緩沖放大器31用于把外圍功能單元30的負載與公用總線40分開。然而，例如，也可采用根據(jù)讀控制信號RDW和寫控制信號WRW來控制外圍功能單元30與公用總線40之間的電連接狀態(tài)的結構。
(c)圖4所示的讀鎖存產生器36包含F(xiàn)F36a和“與”門36b。但，如果把輸出信號時間寬度比讀控制信號RDW短的信號的電路用作讀鎖存產生器36，則任意結構都是適用的。
(d)使用讀鎖存產生器36輸出的讀鎖存信號RDL不必限制在計時器32。讀鎖存信號RDL可以用于保持輸入/輸出部分的狀態(tài)變化快速，例如，輪詢模式串行數(shù)據(jù)輸入/輸出部分或者類似部分，以讀取正確的數(shù)據(jù)。
雖然已參照所示的的實施例描述的本發(fā)明，但該描述并不構成限制。對于本技術領域的熟練人員來說，參照了該描述，對所示實施例的各種改動都明顯的。因此，打算用所附的權利要求書來覆蓋落入本發(fā)明實際范圍內的這種變動或實施例。
權利要求
1.一種微型計算機，包含存儲器；外圍電路，包括其狀態(tài)改變快的電路，所述電路響應于數(shù)據(jù)鎖存信號由其內的電路鎖存要保持的數(shù)據(jù)，并響應于第一讀控制信號從其輸出鎖存的數(shù)據(jù)，還包含提供有第一讀控制信號以產生信號時間寬度比第一讀控制信號短的數(shù)據(jù)鎖存信號的數(shù)據(jù)鎖存信號產生電路；以及通過公用總線連接到所述存儲器和所述外圍電路的中央處理單元，所述中央處理單元向所述公用總線輸出規(guī)定所述電路的地址信號和第一讀控制信號以訪問所述電路，向公用總線輸出規(guī)定所述存儲器的地址信號以及信號寬度比第一讀控制信號短的第二讀控制信號以訪問所述存儲器。
2.如權利要求1所述的微型計算機，其特征在于，所述電路為計時器，進行計時操作、響應于數(shù)據(jù)鎖存信號鎖存計時操作獲得的數(shù)據(jù)，響應于第一讀控制信號輸出鎖存的數(shù)據(jù)。
3.如權利要求1所述的微型計算機，其特征在于，所述存儲器存儲包括存儲器訪問指令的程序和處理數(shù)據(jù)，所述中央處理單元根據(jù)存儲在存儲器內的程序進行數(shù)字處理，并根據(jù)存儲器訪問指令向所述公用總線輸出規(guī)定所述電路的地址信號、規(guī)定所述存儲器的地址信號、第一讀控制信號和第二讀控制信號、
4.如權利要求1所述的微型計算機，其特征在于，所述外圍電路具有緩沖器，該緩沖器連接到所述公用總線和所述電路上，把所述電路引入的負載與所述公用總線斷開。
5.如權利要求4所述的微型計算機，其特征在于，所述外圍電路具有緩沖器，該緩沖器連接到所述公用總線和所述數(shù)據(jù)鎖存信號產生電路上，把所述數(shù)據(jù)鎖存信號產生電路引入的負載與所述公用總線斷開。
6.如權利要求1所述的微型計算機，其特征在于，所述外圍電路具有開關電路，該開關電路連接到所述公用總線和所述電路上，當所述中央處理單元訪問所述存儲器時把所述電路引入的負載與所述公用總線斷開。
7.如權利要求6所述的微型計算機，其特征在于，所述外圍電路具有開關電路，該開關電路連接到所述公用總線和所述數(shù)據(jù)鎖存信號產生電路上，當所述中央處理單元訪問所述存儲器時把所述數(shù)據(jù)鎖存信號產生電路引入的負載與所述公用總線斷開。
8.如權利要求1所述的微型計算機，其特征在于，所述外圍電路包括分別分別把信號與外界交換的輸入/輸出電路，根據(jù)規(guī)定所述輸入/輸出電路的地址信號和第一讀控制信號訪問所述每個輸入/輸出電路。
9.一種微型計算機，包含其內存儲包括存儲器訪問指令的程序和處理數(shù)據(jù)的存儲器；公用總線；外圍電路，具有其狀態(tài)改變快的電路，所述電路響應于數(shù)據(jù)鎖存信號由其內的所述電路鎖存要保持的數(shù)據(jù)，并響應于第一讀控制信號從其輸出鎖存的數(shù)據(jù)，還包含提供有第一讀控制信號以產生信號時間寬度比第一讀控制信號短的數(shù)據(jù)鎖存信號的數(shù)據(jù)鎖存信號產生電路和連接在所述電路和所述公用總線之間和所述數(shù)據(jù)鎖存信號產生電路與所述公用總線之間的、適用于把所述電路和所述數(shù)據(jù)鎖存信號產生電路引入的負載與所述公用總線分開的分隔電路；以及通過公用總線連接到所述存儲器和所述外圍電路的中央處理單元，所述中央處理單元根據(jù)存儲在所述存儲器內的程序進行數(shù)字處理，并根據(jù)存儲訪問指令把地址信號、第一讀控制信號和信號時間寬度短于第一讀控制信號的第二讀控制信號輸出至公用總線，所述中央處理單元向所述公用總線輸出第一讀控制信號，以訪問所述電路，并向所述公用總線輸出第二讀控制信號以訪問所述存儲器。
10.如權利要求9所述的微型計算機，其特征在于，所述電路為計時器，進行計時操作、響應于數(shù)據(jù)鎖存信號鎖存計時操作獲得的數(shù)據(jù)，響應于第一讀控制信號輸出鎖存的數(shù)據(jù)。
11.一種微型計算機，包含存儲器；公用總線；外圍電路，具有把信號分別與外界交換的輸入/輸出電路和連接在所述輸出/輸出電路與所述公用總線之間、以把所述輸入/輸出電路引入的負載與所述公用總線分開的分隔電路；以及通過公用總線連接到所述存儲器和所述外圍電路的中央處理單元，所述中央處理單元向所述公用總線輸出規(guī)定所述每個輸入/輸出電路的地址信號和第一讀控制信號，以訪問所述每個輸入/輸出電路，并向公用總線輸出規(guī)定所述存儲器的地址信號和信號時間寬度短于第一讀控制信號的第二讀控制信號。
12.如權利要求8所述的微型計算機，其特征在于，所述分隔電路為開關電路，用于當所述中央處理單元訪問所述存儲器時，把所述每個輸入/輸出電路引入的負載與所述公用總線分開。
13.如權利要求8所述的微型計算機，其特征在于，所述分隔電路為緩沖器。
全文摘要
在此描述了本發(fā)明的一種微型計算機。該微型計算機包含存儲器、外圍電路和中央處理器，外圍電路包括鎖存要保持的數(shù)據(jù)以及輸出鎖存數(shù)據(jù)的電路和數(shù)據(jù)鎖存信號產生電路;中央處理單元通過公用總線連接到存儲器和外圍電路，向公用總線輸出規(guī)定該電路的地址信號和第一讀控制信號，以訪問該電路，以及向公用總線輸出規(guī)定該存儲器的地址信號和信號時間寬度比第一讀控制信號短的第二讀控制信號以訪問存儲器。
文檔編號G06F12/00GK1167947SQ9711314
公開日1997年12月17日 申請日期1997年5月15日 優(yōu)先權日1996年5月24日
發(fā)明者永留俊秀 申請人:沖電氣工業(yè)株式會社