專利名稱：間接式解碼控制裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種間接式解碼控制裝置，使微處理器以間接的方式控制外圍設(shè)備。
現(xiàn)知的微處理器控制方式如

圖1所示，是利用指令解碼電路1，再由解碼的控制信號(hào)進(jìn)行對(duì)外圍設(shè)備2的控制。外圍設(shè)備2的各項(xiàng)控制動(dòng)作都有相對(duì)應(yīng)的控制信號(hào)，亦即有相對(duì)應(yīng)的指令碼。因此，由指令就可了解外圍設(shè)備2接收那些控制，要控制何種功能只要執(zhí)行相對(duì)應(yīng)的指令即可。但相對(duì)的，隨著外圍受控電路功能的改變，指令勢(shì)必隨著修改。這意味著不僅要修改外圍電路，而且伴隨著這項(xiàng)修改，指令表亦需重新安排，解碼電路也需要重新設(shè)計(jì)，時(shí)序的安排更需要重新評(píng)估。這無疑加重了設(shè)計(jì)者的負(fù)擔(dān)，同時(shí)也增加了出錯(cuò)的風(fēng)險(xiǎn)。
本實(shí)用新型的目的即在于針對(duì)現(xiàn)有技術(shù)的缺點(diǎn)，提供一種間接式解碼控制裝置，利用寄存器作為緩沖機(jī)構(gòu)以分隔處理器本體與外圍設(shè)備，使微處理器以間接的方式控制外圍設(shè)備。
本實(shí)用新型技術(shù)方案為一種間接式解碼控制裝置，用于一微處理器中，該解碼裝置包括一指令解碼電路，用以將輸入的指令碼予以解碼；一微處理器本體，用以處理來自該指令解碼電路的控制信號(hào)，并提供指令碼給該指令解碼電路；其特征在于在該指令解碼電路與外圍設(shè)備之間設(shè)置一寄存器。
如圖2所示，本實(shí)用新型將解碼控制裝置重新規(guī)劃成兩部份一為微處理器本體的控制，另一則為外圍功能的控制。
圖2中，微處理器本體3的控制信號(hào)和外圍設(shè)備2是分隔設(shè)置。再將指令解碼電路1與外圍設(shè)備2間用一控制寄存器4加以分離，如圖3所示。
如此即形成兩個(gè)部分微處理器只處理微處理器本體3的控制及控制寄存器4的輸入/輸出、設(shè)定、清除、比較，而不理會(huì)控制寄存器4所要控制的是何種外圍設(shè)備2。外圍設(shè)備2接受控制寄存器4的控制，依據(jù)控制寄存器4各位所代表的意義執(zhí)行各項(xiàng)功能，并將結(jié)果反饋回控制寄存器4。
本實(shí)用新型的優(yōu)點(diǎn)在于一旦外圍設(shè)備2更換，只須重新定義控制寄存器4的位所代表的功能，再利用這些位的信號(hào)控制外圍設(shè)備2。因微處理器部分內(nèi)的各元件全部不變，故可不做修改。若微處理器需變動(dòng)，亦因外圍與其無關(guān)，一方面所要考慮的因素較少，再則外圍設(shè)備2亦可全然不變動(dòng)，因此錯(cuò)誤風(fēng)險(xiǎn)大為降低，而且外圍設(shè)備2功能獨(dú)立，也使其移植性大增。
本實(shí)用新型的特征及優(yōu)點(diǎn)可由如下結(jié)合附圖的實(shí)施例的說明而更清楚了解。
圖1所示為現(xiàn)有技術(shù)的解碼控制裝置；圖2所示為本實(shí)用新型的示意圖；圖3所示為本實(shí)用新型的方框圖；圖4所示為現(xiàn)有技術(shù)在加入計(jì)時(shí)器功能后，需對(duì)邏輯電路所作修改的例示圖；圖5所示為本實(shí)用新型實(shí)施例的裝置示意圖；圖6所示為本實(shí)用新型實(shí)施例的核心部分示意圖7所示為本實(shí)用新型實(shí)施例的外圍部分示意圖。
圖8-12所示為本實(shí)用新型實(shí)施例的電路圖。
請(qǐng)參閱表I-IV。當(dāng)需要改變外圍設(shè)備的功能，例如欲加入計(jì)時(shí)器的功能時(shí)，則相對(duì)地指令便需修改。表I所示為所欲加入計(jì)時(shí)器功能的4個(gè)指令定義。
表II則對(duì)計(jì)時(shí)器的開啟(ON)及開關(guān)(OFF)予以定義。
表III是一指令表，其顯示所欲加入的指令在指令表中的位置。在現(xiàn)有技術(shù)中，指令表需重新安排(修改甚至刪除原指令表中的指令)以含納表I中新增的指令。
圖4中方塊所示即欲加入計(jì)時(shí)器功能時(shí)所做的邏輯電路修改。
表IV為完成表I-III以及圖4解碼電路的重新設(shè)計(jì)后，計(jì)時(shí)器功能的界定。
請(qǐng)注意在上述的修改中，以圖4修改解碼電路最容易出錯(cuò)。因?yàn)榻獯a電路為微處理器的核心，一旦修改，時(shí)序的配合及布局的修改都必須重新考慮，否則就會(huì)使得IC功能失常。在現(xiàn)有技術(shù)中，由于只要外圍設(shè)備一更換，就必須理重復(fù)上述的修改程序，因此亦必須重復(fù)承擔(dān)使IC功能失常的風(fēng)險(xiǎn)。
本實(shí)用新型所公開的間接解碼裝置中，如圖5所示，亦請(qǐng)參閱圖3，微處理器不直接控制外圍設(shè)備而以一組寄存器作中介緩沖之用。通過此緩沖區(qū)將整個(gè)微處理器區(qū)分成兩個(gè)部分核心及外圍。
請(qǐng)參閱圖6，在核心部分中，微處理器只是對(duì)寄存器做讀寫，所以可以保持不變而減低錯(cuò)誤機(jī)率。
亦請(qǐng)參閱圖7，在外圍部分中，外圍設(shè)備只受寄存器控制，至于是何種微處理器去讀寫寄存器，對(duì)外圍而言并無差別。故可應(yīng)用到各種微處理器上而不需重新設(shè)計(jì)。
核心部分所接觸的只是一組寄存器，當(dāng)所接的外圍不同時(shí)只是相對(duì)位的定義有所不同。在程序設(shè)計(jì)上只要定義讀寫寄存器即可，就實(shí)際硬件電路而言，無論采用何種外圍，核心都可不變。故一旦核心驗(yàn)證功能正確，就不需再加修改，錯(cuò)誤機(jī)率因而降低。
就外圍部分而言，控制信號(hào)來自控制寄存器，至于寄存器信號(hào)如何設(shè)定，如何被讀取都跟外圍設(shè)備無關(guān)，外圍設(shè)備只需根據(jù)相對(duì)控制信號(hào)產(chǎn)生相對(duì)應(yīng)工作即可。如此移植性可以增高，同一種外圍設(shè)備應(yīng)用在不同方面時(shí)不需要重新設(shè)計(jì)，即可節(jié)省設(shè)計(jì)時(shí)間及成本，也可減低錯(cuò)誤的發(fā)生。
圖8為本實(shí)用新型的間接式解碼控制裝置的詳細(xì)電路圖。此電路負(fù)責(zé)解出所有寄存器的讀寫信號(hào)，一旦TMRCKT加入微處理器電路時(shí)為控制TMRCKT是故在REGDEC內(nèi)加入上述兩組寄存器的讀寫信號(hào)的解碼電路；事實(shí)上這些解碼電路也可以分散在各外圍電路上，但如此一來，所有的寄存器位址線就必須拉至各外圍了。圖9為圖8中REGD的具體電路。
圖10所示為計(jì)時(shí)器電路的示意圖。為控制計(jì)時(shí)器，所以R13、R14的讀寫信號(hào)(R13 R23 TB、R14 R23 TB、R13 W234T、R14 W234T)皆被拉出。
圖11所示為計(jì)時(shí)器本體，內(nèi)含兩組寄存器，一為計(jì)時(shí)器本身(TMR)，一為控制寄存器，(右上方一排閂鎖器)，其寄存器位址分別為R13及R14。
圖12所示為計(jì)時(shí)器圖中TMR的具體電路圖。
表I
<p>表III<
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權(quán)利要求1.一種間接式解碼控制裝置，用于一微處理器中，該解碼裝置包括一指令解碼電路，用以將輸入的指令碼予以解碼；一微處理器本體，用以處理來自該指令解碼路的控制信號(hào)，并提供指令碼給該指令解碼電路；其特征在于在該指令解碼電路與外圍設(shè)備之間設(shè)置一寄存器。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于其中該外圍設(shè)備的功能是由該寄存器各位所代表。
3.根據(jù)權(quán)利要求1所述的裝置，其特征在于其中該微處理器僅處理該微處理器本體的控制以及該寄存器的輸入/輸出、設(shè)定、清除、比較等一般控制。
專利摘要本實(shí)用新型的一種間接式解碼控制裝置,利用寄存器作為緩沖機(jī)構(gòu)以分隔處理器本體與外圍設(shè)備,使微處理器以間接的方式控制外圍設(shè)備。
文檔編號(hào)G06F13/10GK2289267SQ9522251
公開日1998年8月26日 申請(qǐng)日期1995年8月31日 優(yōu)先權(quán)日1995年8月31日
發(fā)明者余國(guó)成 申請(qǐng)人:合泰半導(dǎo)體股份有限公司