專利名稱：具有雙總線結(jié)構(gòu)的計算機系統(tǒng)的仲裁控制邏輯的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機系統(tǒng)中的總線接口，且特別涉及了用于一種雙總線結(jié)構(gòu)計算機系統(tǒng)的總線仲裁控制的改進的仲裁控制邏輯的方法。
一般在計算機系統(tǒng)中，特別是個人計算機系統(tǒng)中，數(shù)據(jù)在諸如中央處理器(CPU)，存儲設(shè)備和直接存儲訪問(DMA)控制器等各種系統(tǒng)設(shè)備之間進行傳輸。此外，數(shù)據(jù)也在諸如輸入/輸設(shè)備這樣的擴展單元間以及這些輸入/輸出設(shè)備和各種系統(tǒng)設(shè)備之間進行傳輸。輸入/輸出備以及系統(tǒng)設(shè)備是通過由一系列導(dǎo)體構(gòu)成的計算機總線來彼此相互之間進行通信的，沿著這些總線導(dǎo)體，信息由住一資源傳到另外不同的資源。許多系統(tǒng)設(shè)備和輸入/輸出設(shè)備可作為總線控制器(即可控制計算機系統(tǒng)的設(shè)備)和總線從屬設(shè)備(即由總線控制的單元)。
如所周知，個人計算機是具有多總線的。典型的情形是，局部總線用于中央處理器與超高速緩存器或存儲控制器，而系統(tǒng)輸入/輸出總線用于諸如直接存儲訪問控制器或輸入/輸出設(shè)備的系統(tǒng)總線通過存儲控制器而與系統(tǒng)存儲器進行通信。系統(tǒng)輸入/輸出總線包括由總線接口單元所連接的系統(tǒng)總線與輸入/輸出總線。諸輸入/輸出設(shè)備通過輸入/輸出總線彼此進行通信。輸入/輸出設(shè)備通過輸入/輸出總線彼此進行通信。輸入/輸出設(shè)備典型地需要與諸如系統(tǒng)存儲器這樣的系統(tǒng)總線設(shè)備通信。這些通信經(jīng)由總線接口單元既要通過輸入/輸出總線又要通過系統(tǒng)總線。
在計算機系統(tǒng)中常需要對擴展設(shè)備仲裁其對計算機系統(tǒng)的輸入/輸出總線系統(tǒng)的擁有權(quán);即決定哪一個擴展設(shè)備可以通過輸入/輸出總線傳輸信息。經(jīng)已知道可以提供一種仲裁程序以確定哪一個擴展設(shè)備可以通過輸入/輸出總線傳輸信息，即由該仲裁程序?qū)偩€進行分配。這樣的仲裁程序其作用是作為中心仲裁控制點(CACP)，所有對于I/O(輸入/輸出，下同)總線的仲裁都經(jīng)此發(fā)生。
I/O總線操作在時間上分解成稱作總線周期的單元。I/O總線的總線周期又分解成仲裁周期與授權(quán)周期。在仲裁周期過程中，擴展設(shè)備競爭I/O總線擁有權(quán)。在授權(quán)周期中，取得總線擁有權(quán)的設(shè)備傳輸信息。
I/O設(shè)備在仲裁程序授權(quán)方式過程中可以只是向系統(tǒng)存儲器啟動存儲讀或?qū)懼芷?。由于分別執(zhí)行仲裁和只能發(fā)生在仲裁程序授方式下的存儲讀和寫周期所需要的時間，那種串行仲裁方法就限制了雙總線結(jié)構(gòu)計算機系統(tǒng)的功能。
本發(fā)明的一個目的就是要對雙總線計算機結(jié)構(gòu)系統(tǒng)提供一種仲裁系統(tǒng)和方法，該方法可以同時進行(ⅰ)在CPU(中央處理器，下同)與競爭控制I/O總線的I/O設(shè)備之間進行仲裁;(ⅱ)完成I/O控制設(shè)備向系統(tǒng)存儲器的讀或?qū)懖僮骰駽PU向I/O從屬設(shè)備上的擴展存儲器的寫操作。
根據(jù)本發(fā)明，對于具有雙總線結(jié)構(gòu)的計算機提供了仲裁控制邏輯和仲裁方法。該仲裁控制邏輯是由建立在計算機中位于系統(tǒng)總線與輸入/輸出總線之間的總線接口單元的硬件中的算法來實現(xiàn)的。該仲裁控制邏輯改進了雙總線結(jié)構(gòu)計算機的性能，使得中央仲裁控制點的仲裁周期與CPU或I/O設(shè)備的存儲讀出與寫入周期可同時進行。
仲裁控制邏輯在三個規(guī)定條件下操作。第一個條件，是一個I/O設(shè)備需要將數(shù)據(jù)寫入系統(tǒng)存儲器。在完成了一個仲裁周期之后，中央仲裁控制點將I/O總線與系統(tǒng)總線的控制經(jīng)由總線接口單元授予I/O設(shè)備。I/O設(shè)備向系統(tǒng)存儲器啟動一個或多個寫周期，這些寫周期在寫入系統(tǒng)存儲器之前是暫存于總線接口單元中的緩沖器之中的。由于I/O設(shè)備可能在任何時刻釋放對I/O總線的控制，于是總線接口單元能夠保持仍需要從緩沖器寫入系統(tǒng)存儲器的數(shù)據(jù)。
雖然I/O調(diào)和可能釋放對I/O總線的控制，但它必須(通過總線接口單元)保持對系統(tǒng)總線的控制以完成緩存數(shù)據(jù)通過系統(tǒng)總線到系統(tǒng)存儲器的寫傳輸。總線接口單元中的仲裁控制邏輯識別這一條件并向中央仲裁控制點啟動中央仲裁控制點的越權(quán)信號請求它保持對系統(tǒng)總線的控制。于是，在緩存的寫入數(shù)據(jù)從I/O設(shè)備向系統(tǒng)存儲器傳輸?shù)耐瑫r，中央仲裁控制點開始了新的仲裁周期。在完成了緩存寫傳輸時，中央仲裁控制點越權(quán)信號被釋放以使得中央仲裁控制點完成仲裁并授權(quán)I/O總線。
仲裁控制邏輯在總線接口單元中操作的第二種條件是在I/O設(shè)備想要從系統(tǒng)存儲器中讀取數(shù)據(jù)時出現(xiàn)的。在完成了一個仲裁周期之后，中央仲裁控制點向該I/O設(shè)備(通過總線接口單元)授予I/O總線與系統(tǒng)總線控制權(quán)。I/O設(shè)備向系統(tǒng)存儲器啟動一個或多個讀周期?？偩€接口單元中的緩沖器不斷地由具有與先前讀取的地址相鄰地址的預(yù)取數(shù)據(jù)所填充。一旦I/O設(shè)備從緩沖器讀完數(shù)據(jù)的最后一個字節(jié)，它就可能釋放I/O總線的控制而預(yù)取數(shù)據(jù)出就不需要了。于是總線接口單元中緩沖器必須置零以有效地請除這一不需要的數(shù)據(jù)。
雖然I/O設(shè)備可能在任何時刻釋放對I/O總線的控制，但該設(shè)備必須(通過總線接口單元)保持對系統(tǒng)總線的控制，直到數(shù)據(jù)從系統(tǒng)存儲器到總線接口單元當前的傳輸完成為止?？偩€接口單元中的仲裁控制邏輯識別這一條件并向CACP(中央仲裁控制點-下同)啟動CACP越權(quán)信號請求其保持對系統(tǒng)總線的控制直到最后的預(yù)取操作完成及總線接口單元中的緩沖器置零為止。于是，CACP在總線接口單元完成從系統(tǒng)存儲器經(jīng)系統(tǒng)總線的最后的預(yù)取操作并隨后將緩沖器置零的同時開始關(guān)于I/O總線的一個新的仲裁周期。
系統(tǒng)總線到I/O總線的轉(zhuǎn)換邏輯提供了一種緩沖器，以此緩沖器內(nèi)準備由CPU等系統(tǒng)設(shè)備寫入I/O受控控制上的擴展存儲器的數(shù)據(jù)在寫入I/O受控設(shè)備以前進行暫存儲。數(shù)據(jù)最后的傳輸在轉(zhuǎn)換邏輯之中被緩存之后，系統(tǒng)總線就不再需要了。這時CPU與總線接口單元就指示它們已與系統(tǒng)總線無關(guān)。這時中央仲裁控制器可以進入對I/O總線的仲裁狀態(tài)，即使這時在轉(zhuǎn)換邏輯中被緩存的數(shù)據(jù)仍然經(jīng)I/O總線被寫入I/O設(shè)備也無妨。這種情形成為可能是由于與I/O設(shè)備不同的是CPU不論在中央仲裁控制器的仲裁或授權(quán)的方式中均可向一個I/O設(shè)備寫入。
在總線接口單元中的仲裁控制邏輯識別這一條件并向CACP啟動CACP越權(quán)信號請求其保持對I/O總線的控制直到緩存的數(shù)據(jù)最后一個字節(jié)寫入I/O設(shè)備為止。這樣，中央仲裁控制器在轉(zhuǎn)換邏輯之中的緩存的數(shù)據(jù)寫入I/O設(shè)備的同時接通了仲裁周期。


圖1是一計算系統(tǒng)與按本發(fā)明原理構(gòu)造的總線接口單元相結(jié)合的一幅原理框圖;
圖2是圖1的計算機系統(tǒng)的總線接口單元的原理框圖。
圖3是圖2的總線接口單元的FIFO緩沖器的原理框圖;
圖4是圖1的CACP(中央仲裁控制點)線路和總線接口單元的線路框圖;且圖5是圖1的總線接口單元中實現(xiàn)的仲裁控制邏輯的一個實施例的線路圖。
首先看圖1，所示的一個一般的計算機系統(tǒng)10由系統(tǒng)板12和處理器組合體14組成。處理器組合體包括處理器部分16與通過局部總線連接器22連接到處理器局部總線20的基礎(chǔ)部分18。處理器部分16操作頻率為50MHE(兆赫-下同)，基礎(chǔ)部分18操作頻率為40MHE。
系統(tǒng)板12包括交錯系統(tǒng)存儲器24和26以及輸入/輸出(I/O)設(shè)備28。存儲器24及26與處理器組合體14之間的通信由存儲器總線30處理，而I/O設(shè)備28與處理器組合體14之間的通信由I/O總線32進行。I/O設(shè)備與存儲器24及26之間的通信由I/O總線32、系統(tǒng)總線76、與存儲器總線30處理。I/O總線32能夠適合“微通道”(MICRO CHANNEL
)計算機結(jié)構(gòu)。存儲器總線30與I/O總線32通過處理器組合體連接器34連接到處理器組合體基礎(chǔ)部分18。諸如存儲器擴展設(shè)備等I/O設(shè)備可經(jīng)由I/O總線32連接到計算機系統(tǒng)10上面。系統(tǒng)板12還包括計算機系統(tǒng)10在正常操作中可能用到的適當?shù)囊曨l線路，定時線路，鍵盤控制線路及中斷線路(這些均未標出)。
處理器組合體14的處理器部分16包括中央處理器(CPU)38，在本較佳實施例中，該器件是來自Intel.Ine公司商標為i486的32位微處理器。處理器部分16還包括靜態(tài)隨機訪問存儲器(SRAM)40，超高速緩存器控制模塊42，頻率控制模塊44，地址緩沖器46與數(shù)據(jù)緩沖器48。局部總線20包括數(shù)據(jù)信息通路50，地址信息通路52和控制信息通路54，地址信息通路52和控制信息通路通路54。數(shù)據(jù)信息通路50設(shè)置在CPU38，SRAM40與數(shù)據(jù)緩沖器48之間。地址信息通路52設(shè)置在CPU38，超高速緩沖存儲器控制模塊42和地址緩沖器46之間。地址信息通路52設(shè)置在CPU38，超高速緩沖存儲器控制模塊42和地址緩沖器46之間。控制信息通路54設(shè)置在CPU38，超高速緩沖存儲器控制模塊42和頻率控制模塊44之間。另外，地址與控制信息通路設(shè)置在超高速緩沖存儲器控制模塊42與SRAM40之間。
通過在短期存儲器中存儲來自系統(tǒng)存儲器24或26或來自I/O設(shè)備28上的擴展存儲器的信息，SRAM40提供了一種超高速緩存功能。超高速緩沖存儲器的控制模塊42包括了存儲存儲器24與26的地址區(qū)的隨機訪問存儲器(RAM)56。通過局部總線20，CPU38能夠直接訪問SRAM10中超高速緩存的信息。頻率控制模塊44使得50MHE的處理器部分16與40MHE的基礎(chǔ)部分18的操作同步化并控制著緩沖器46與48的操作。于是，頻率控制模塊44決定了緩沖器46與48捕獲信息的次數(shù)或者說在這些緩沖器中存儲的信息被重寫的次數(shù)。緩沖存儲器46和48的配置使得來自存儲器24與26的兩個寫入可以同時被存儲在其中。緩沖器46和48是雙向的，即它們可以鎖存由CPU提供的信息以及向CPU提供的信息1。由于緩沖器46與48是雙向的，故處理器組合體14的處理器部分16在標準的基本部分18不變的情況下卻可以被替換或升級。
基本部分18包括存儲器控制器58，直接存儲訪問(DMA)控制器60，中央仲裁控制點(CACP)線路62，總線接口單元64以及緩沖/糾錯碼(ECC)線路66?；静糠?8還包括驅(qū)動線路68，只讀存儲器(ROM)70，自測線路72和緩沖器74。系統(tǒng)總線76包括數(shù)據(jù)信息通路78，與地址信息通路80及一個控制信息通路82。數(shù)據(jù)信息通路連接了緩沖器74與總線接口單元64;該通路還連接了總線接口單元64與DMA(直接存儲器訪問)控制器60及緩沖/ECC(糾錯碼)線路66;以及將緩沖/糾錯碼線路66與系統(tǒng)存儲器24和26連接起來。地址信息通路與控制信息通路每一個都將存儲控制器58與直接存儲器訪問控制器60及總線接口單元64連接起來，又將總線接口單元64與緩沖器74連接起來。
存儲控制器58即常駐在CPU局部總線20又常駐在系統(tǒng)總線76，并通過存儲器總線30向CPU38，DMA(直接存儲訪問)控制器60或總線接口單元64(代表一個I/O設(shè)備28)提供對系統(tǒng)存儲器24和26的訪問。存儲控制器58通過存儲器總線30向系統(tǒng)存儲器24和26啟動系統(tǒng)存儲周期。在系統(tǒng)存儲周期之中，或是CPU38，或是直接存儲訪問控制器60或是總線接口單元64(代表一個I/O設(shè)備28)，通過存儲控制器58具有對系統(tǒng)存儲器24和26的訪問。CPU38通過局部總線20，存儲控制器58和存儲器總線30與系統(tǒng)存儲器通信，而直接存儲訪問控制器60或總線接口單元64(代表一個I/O設(shè)備28)是通過系統(tǒng)總線76，存儲控制器58和存儲器總線30訪問系統(tǒng)存儲器的。
對于CPU38到I/O總線32的讀或?qū)懼芷冢刂沸畔⒁獙φ障到y(tǒng)存儲器地址邊界進行檢驗。如果地址信息與I/O擴展存儲器的地址或I/O端口地址一致，則存儲控制器58經(jīng)由I/O總線32通過總線接口單元64用一個I/O設(shè)備28啟動I/O存儲周期或I/O端口周期。在CPU到I/O存儲周期或I/O端口周期之中，提供給存儲控制器58的地址通過位于系統(tǒng)總線76與I/O總線32之間的總線接口單元64從系統(tǒng)總線76傳送到I/O總線32。包括了該地址所對應(yīng)的擴展存儲器的I/O設(shè)備28從I/O總線32接收到該存儲器地址。直接存儲訪問控制器60和總線接口單元64控制著系統(tǒng)存儲器24和26與結(jié)合到I/O設(shè)備28中去的擴展存儲器之間的信息交換。直接存儲訪問控制器60還提供了處理器組合體14方面的三個功能。第一，該直接存儲訪問控制器60利用了一個小規(guī)模的計算機子系統(tǒng)控制模塊(SCB)結(jié)構(gòu)以配置直接存儲訪問器的通道，這就避免了需要應(yīng)用程控的I/O以配置直接存儲器訪問通道。第二，直接存儲訪問控制器提供了一種緩沖功能以優(yōu)化慢速的存儲擴展裝置與典型的較快速的系統(tǒng)存儲器之間的傳送。第三，直接存儲訪問控制器60提供了一個八通道，32位的直接系統(tǒng)存儲訪問功能。當提供直接系統(tǒng)存儲訪問功能時，直接存儲訪問控制器60可以在兩種方式中的任一種進行操作。在第一種方式中，直接存儲訪問控制器60是以程控的I/O方式操作，這種方式下直接存儲訪問控制器在功能上是從屬于CPU38的。在第二種方式下，直接存儲訪問控制器60本身是作為系統(tǒng)總線的主導(dǎo)者而操作的，這時直接存儲訪問控制器60為I/O總線32進行仲裁并對其進行控制。在這第二種方式過程中，直接存儲訪問控制器60應(yīng)用了先入先出(FIFO)寄存器線路。
中央仲裁控制點線路62的功能是作為對于直接存儲訪問控制器，I/O設(shè)備總線控制器與CPU(如果訪問I/O設(shè)備)的仲裁程序。中央仲裁控制點線路62從直接存儲訪問控制器60，存儲控制器58以及I/O設(shè)備接收仲裁控制信號，并確定那些設(shè)備可以控制I/O總線32以及特定設(shè)備保持對I/O總線控制的時間長度。
驅(qū)動程序線路68將控制信息和地址信息從存儲控制器58提供給系統(tǒng)存儲器24與26。驅(qū)動程序線路68驅(qū)動這些信息是基于構(gòu)成系統(tǒng)存儲器24與26的單列直插或存儲器模塊數(shù)的。于是，驅(qū)動程序線路68基于這些存儲器的大小來改變提供給系統(tǒng)存儲器24與26的控制信號強度和地址信息。
緩沖線路74起到了處理器組合體基礎(chǔ)部分18與系統(tǒng)板12之間的放大與隔離的作用。緩沖線路74應(yīng)用了緩沖器，這可以使得實時地捕捉到I/O總線32與總線接口單元64之間的邊界信息。于是，如果計算機系統(tǒng)處于故障情況，緩沖線路74可由計算機維修人員訪問以確定出現(xiàn)在連接器34處的有關(guān)系故障的信息。
只讀存儲器(ROM)70通過來自擴展存儲器的最初放入系統(tǒng)存儲器的數(shù)據(jù)在加電時對系統(tǒng)10進行配置。自測線路72連接到基礎(chǔ)部分18之中的多個單元之中，提供了多種自測功能。自測線路72訪問緩沖線路74以確定故障條件是否存在，也可以在系統(tǒng)10加電時檢測基礎(chǔ)部分18的其他主要組成部分以確定系統(tǒng)是否可以進行操作。
見圖2，該圖為圖1系統(tǒng)總線接口單元64的原理框圖?？偩€接口單元64通過在系統(tǒng)總線76與I/O總線32之間設(shè)置雙向高速接口而提供了本發(fā)明實現(xiàn)的基礎(chǔ)。
總線接口單元64包括系統(tǒng)總線驅(qū)動/接收線路102，I/O總線驅(qū)/接收線路64和將它們之間作電連接的控制邏輯線路。驅(qū)動/接收線路102包括導(dǎo)引邏輯，該邏輯把從系統(tǒng)總線76接收到的信號導(dǎo)向到適當?shù)目偩€接口單元控制邏輯線路并接收來自總線接口單元控制邏輯線路的信號將其導(dǎo)向系統(tǒng)總線76。I/O總線驅(qū)動/接收線路104包括導(dǎo)引邏輯，該邏輯把從I/O總線32收到的信號導(dǎo)向到適當?shù)目偩€接口單元控制邏輯線路并接收來自總線接口單元邏輯線路的信號并將其導(dǎo)向I/O總線32。
總線接口單元控制邏輯線路包括系統(tǒng)總線到I/O總線的轉(zhuǎn)換邏輯106，I/O總線到系統(tǒng)總線的轉(zhuǎn)換邏輯108存儲器地址比較邏輯110，錯誤校正支持邏輯112，和超高速緩沖存儲器窺探邏輯114。程控I/O線路116也與系統(tǒng)驅(qū)動/接收線路102進行了電耦合。
系統(tǒng)總線到I/O總線轉(zhuǎn)換邏輯106提供了直接存儲訪問控制器60或存儲控制器58(代表CPU38)所需要的裝置，該裝置作為一種系統(tǒng)總線控制器而訪問I/O總線32并以此同作為I/O總線從屬設(shè)備的I/O設(shè)備28進行通訊。轉(zhuǎn)換邏輯106將系統(tǒng)總線76的控制、地址和數(shù)據(jù)線轉(zhuǎn)換成I/O總線32的同類線。大部分控制信號和所有的地址信號是從系統(tǒng)總線76流向I/O總線32的，而數(shù)據(jù)信息流卻是雙向的。作為系統(tǒng)總線從屬的邏輯線路是監(jiān)測系統(tǒng)總線76并檢測用于I/O總線32的周期的。在檢測到那樣一個周期時，系統(tǒng)總線從屬邏輯將系統(tǒng)總線上的信號定時轉(zhuǎn)換成I/O總線的定時，啟動I/O總線32上的周期，等待該周期的完成并終止系統(tǒng)總線76上的周期。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯108包括系統(tǒng)總線地址生成線路118，I/O總線預(yù)期地址生成線路120，系統(tǒng)總線控制器接口122，先入先出緩沖器124，I/O總線從屬接口126以及總線到總線定步控制邏輯128。系統(tǒng)總線控制器接口122支持一個高性能的操作頻率為40MHE(兆赫)的32位(4字節(jié))i486脈沖規(guī)程。四、八及十六字節(jié)的數(shù)據(jù)傳輸以脈沖的方式進行，而一到四字節(jié)的數(shù)據(jù)傳輸以非脈沖的方式進行。I/O總線從屬接口126監(jiān)測I/O總線32上對于系統(tǒng)總線76上的從屬設(shè)備所規(guī)定的操作，而略去對于I/O總線32規(guī)定的那些操作。所有被I/O總線從屬接口126檢取的周期均被送往先入先出緩沖器124及系統(tǒng)總線控制接口122。
I/O總線到系統(tǒng)總線轉(zhuǎn)換邏輯108具有I/O設(shè)備28所需的作為一種I/O總線控制器的裝置，用以訪問系統(tǒng)總線76并以此向系統(tǒng)存儲器24及26讀出或?qū)懭搿Ｔ谶@些操作中的任一操作中，都有一個I/O設(shè)備控制著I/O總線。以I/O設(shè)備的速度運行的異步的I/O總線接口126，允許總線接口單元64作為在I/O總線32上的I/O設(shè)備控制器的從屬設(shè)備將存儲器地址譯碼并確定為系統(tǒng)存儲器24或26指定讀周期還是寫周期。同時，系統(tǒng)總線控制器接口122允許總線接口單元64作為系統(tǒng)總線74上的一個控制器進行操作。存儲器控制器58(圖1)的作用是作為總線接口單元64的一個從屬設(shè)備，并且也向接口64提供了從系統(tǒng)存儲器讀出的數(shù)據(jù)或向系統(tǒng)存儲器寫入的數(shù)據(jù)。向系統(tǒng)存儲器的讀出或?qū)懭胧峭ㄟ^先入先出緩沖器124來完成的，該緩沖器的框圖在圖3中表示出。
如圖3所示，先入先出緩沖器124是一個雙端口，異步，雙向存儲單元，該單元可進行系統(tǒng)總線76與I/O總線32之間的數(shù)據(jù)信息的暫時存儲。先入先出緩沖器124包括四個十六字節(jié)緩沖器125A-125D以及先入先出控制線路123。該四個緩沖器125A-125D緩存出入于I/O總線控制器和系統(tǒng)總線從屬設(shè)備的數(shù)據(jù)，從而使得I/O總線32與系統(tǒng)總線76的操作可同時進行。先入先出緩沖器124物理上是由兩個三十二字節(jié)緩沖器(125A/125B與125C/125D)構(gòu)成。系統(tǒng)總線控制器接口122與I/O總線從屬接口126控制一個三十二字節(jié)緩沖器，而另一個三十二字節(jié)緩沖器向它們操作透明數(shù)據(jù)。這兩個三十二字節(jié)緩沖器都是用于讀寫操作的。
先入先出緩沖器125A，125B，125C，125D每一個都具有一個地址寄存區(qū)段，該區(qū)段或則物理上或則邏輯上分別與先入先出緩沖器相關(guān)聯(lián)。當數(shù)據(jù)從I/O總線32傳送到先入先出緩沖器125A時，如果數(shù)據(jù)地址是相鄰接的，則數(shù)據(jù)將積累到16個字節(jié)的緩沖器被16個字節(jié)的數(shù)據(jù)充滿為止。如果上由地址行為檢測到非鄰接地址，則先入先出緩沖器125A將所存儲的數(shù)據(jù)傳送到先入先出緩沖器125C，并同時先入先出緩沖器125B將開始從新的非鄰接地址接收這一數(shù)據(jù)。先入先出緩沖器125B如同先入先出緩沖器125A所作的一樣直至其由16字節(jié)數(shù)據(jù)充滿為止，或另一非鄰接地址檢測到。先入先出緩沖器125B這時就將存儲的數(shù)據(jù)傳送到先入先出緩沖器125D，并且先入先出緩沖器125A重新開始存儲數(shù)據(jù);于是，可以存儲最多到四組16字節(jié)非鄰接地址的數(shù)據(jù)。
又因為具有兩個并行的32字節(jié)的緩沖器，故數(shù)據(jù)的讀和寫可以在它們之間輸換觸發(fā)，于是提供了實質(zhì)上是連續(xù)的讀或?qū)懙墓δ堋?br> 而且在將這些32字節(jié)緩沖器分成兩個16字節(jié)與其他I/O總線32或系統(tǒng)總線26耦合的緩沖器區(qū)段時，則存儲緩沖器的數(shù)目可以增加而就出入存儲寄存器的信號定時數(shù)據(jù)的電容負荷而言，對先入先出緩沖器的性能造成的沖擊最小，能作到這一點是因為對于(并行)增加的每兩個緩沖器只有一半的電容負荷加到每一總線的時鐘信號負荷之中。
又因為在每一引線中串行地接有兩個16字節(jié)緩沖器，一旦一個16字節(jié)緩沖器被數(shù)據(jù)充滿，如象讀操作那樣，則數(shù)據(jù)即可被傳送到另一與之串行的16字節(jié)緩沖器上，而另一平行的引線正在積累數(shù)據(jù)。因而，不論在數(shù)據(jù)積累過程或數(shù)據(jù)從一個總線到另一總線傳送的過程中都沒有時間的損失。
先入先出緩沖器124操作的邏輯控制由先入先出控制線路123進行。
一個特定的I/O設(shè)備28可以以1或2或4字節(jié)(即8，16或32位)的帶寬通過I/O總線向系統(tǒng)存儲器24或26寫入。在一個I/O設(shè)備28向系統(tǒng)存儲器寫入的過程中，寫入數(shù)據(jù)的第一傳送最初是存儲在先入先出緩沖器125A或125B之中。I/O總線預(yù)期地址生成線路120計算下一個預(yù)期的或稱為相鄰接的地址。下一個相鄰接的地址與相繼的I/O地址對照核實以確認相繼的傳送數(shù)據(jù)是否是鄰接的。如果是鄰接的，則第二個字節(jié)或所寫入數(shù)據(jù)的字節(jié)被送到同一先入先出緩沖器125A或125B。該先入先出緩沖器以每秒達40兆字節(jié)的異步速度從I/O總線32接收數(shù)據(jù)。
這一過程持續(xù)到緩沖器125A或125B被16字節(jié)的信息包充滿或檢測到非鄰接的地址為止。在下一個時鐘周期上，如果緩沖器125A是充滿的，則緩沖器125A中的數(shù)據(jù)被傳送到緩沖器125C。類似地，當緩沖器125B是充滿的時，它的全部內(nèi)容在一個單時鐘周期內(nèi)被傳送到緩沖器125D。緩沖器125C與125D中存儲的數(shù)據(jù)這時經(jīng)過一個i486脈沖傳送器以系統(tǒng)總線操作速度寫入系統(tǒng)存儲器。在I/O設(shè)備向系統(tǒng)存儲器寫入的過程中，先入先出緩沖器124的操作如此交替地在緩沖器125A與125B之間不斷地進行，每次將存儲內(nèi)容分別注入鄰接的緩沖器125C或125D，同時另一緩沖器接收要寫入系統(tǒng)存儲器的數(shù)據(jù)。這些先入先出緩沖器124按如下方式對數(shù)據(jù)寫入系統(tǒng)存儲器的速度進行優(yōu)化(ⅰ)預(yù)定將要寫入存儲器的數(shù)據(jù)的下一個即將來臨字節(jié)的地址以及(ⅱ)調(diào)節(jié)經(jīng)系統(tǒng)總線76從先入先出緩沖器到系統(tǒng)存儲器寫入數(shù)據(jù)的最大速度。
從系統(tǒng)存儲器向I/O設(shè)備28讀取數(shù)據(jù)的過程中，先入先出緩沖器124按另外的方式操作。系統(tǒng)總線地址生成線路118應(yīng)用初始的讀出地址在緩沖器125C或125D中生成讀出數(shù)據(jù)和累積數(shù)據(jù)的后繼讀出地址。因為系統(tǒng)總線支持帶寬為16字節(jié)的傳輸，故系統(tǒng)總線控制器接口122可以預(yù)取16字節(jié)的鄰接數(shù)據(jù)包并將其存儲在緩沖器125C或125D之中而無須I/O總線32實際提供后繼地址，這就減少了傳輸之間的等待時間。當緩沖器125C充滿了預(yù)取數(shù)據(jù)時，該緩沖器就將其存儲內(nèi)容在一個時鐘周期內(nèi)傳送給緩沖器125A。同樣地，緩沖器125D當其充滿時就將數(shù)據(jù)注入緩沖器125B。在緩沖器125A和125B中的數(shù)據(jù)這時可由一個特定的I/O設(shè)備，控制器以1、2或4字節(jié)的帶寬被讀取。這樣，系統(tǒng)總線地址生成線路118是作為一個遞增記數(shù)器操作的，這種操作直到由I/O控制設(shè)備發(fā)出停止預(yù)取數(shù)據(jù)指令為止。
總線到點線的定步控制邏輯128產(chǎn)生一種用于高速I/O設(shè)備的對系統(tǒng)存儲器的較快速的訪問。通過允許I/O設(shè)備在的I/O總線的32的控制中，在由較快速設(shè)備傳輸數(shù)據(jù)過程中不中斷地訪問系統(tǒng)存儲器，總線到總線空步控制邏輯128可以超越正常存儲控制仲裁模式，其中的較快速設(shè)備需要多周期而不是在I/O設(shè)備與CPU之間交替地對存儲控制器58進行訪問。于是，即使諸如CPU這樣的局部設(shè)備在I/O設(shè)備的一個多周期傳輸過程中有一個對存儲器總線控制的待決請求，總線到總線空步控制邏輯128也將允許I/O設(shè)備對存儲總線的繼續(xù)控制。
程控的I/O線路116是包括了總線接口單元64內(nèi)所有可編程的寄存器的總線接口單元64的那部分。(寄存器具有的與此相關(guān)的位以確定一個特定的寄存器是現(xiàn)用的還是非現(xiàn)用的。這些寄存器特別決定了總線接口單元64所響應(yīng)的系統(tǒng)存儲器與擴展存儲器的地址區(qū)域，可超高速緩存器或不可超高速緩存器的擴展存儲器地址，系統(tǒng)存儲器或超高速緩沖存儲器地址區(qū)域，以及是否奇偶校驗及差錯檢驗由總線接口單元支持。于是，程控I/O線路116為總線接口單元64識別了其所處的環(huán)境及配置的選擇。程腔I/O線路116中的寄存器不能直接通過I/O總線被程控。因而為給系統(tǒng)10編程，用戶必須訪問一個I/O設(shè)備，該設(shè)備能夠在CPU級上通過系統(tǒng)總線對該程控I/O線路116通信。
存儲地址比較邏輯110確定一個存儲地址是否對應(yīng)系統(tǒng)存儲器或?qū)?yīng)與I/O總線32藕合的位于I/O設(shè)備28上的擴展的存儲器。因為系統(tǒng)存儲器以及擴展存儲器可能在非鄰接的地址模塊中，因而存儲器地址比較邏輯110包含了多個比較器，這些比較器由來自程控I/O線路116的寄存器中的信息加載從而指示出哪些邊界對應(yīng)著哪些存儲器。由存儲地址比較邏輯對一特定的存儲地址與邊界信息進行了比較之后，總線接口單元就準備由此作出反慶。例如，如果一控制著I/O總線32的I/O設(shè)備正在向擴展存儲器讀出或?qū)懭?，則總線接口線路就不必將此地址傳給存儲控制器58，從而節(jié)省了時間和存儲帶寬。
錯誤校正支持邏輯112允許即使在檢測到數(shù)據(jù)奇偶錯誤的情形下，系統(tǒng)10繼續(xù)運行。在I/O設(shè)備28對系統(tǒng)存儲器24或26作任何讀或?qū)懺L問時，都要作數(shù)據(jù)的奇偶校驗。支持邏輯112與程控I/O線路116中的一個寄存器交互以捕獲檢測到奇偶錯誤的地址和時間。該寄存器中的內(nèi)容可由適當?shù)南到y(tǒng)軟件作出決定。例如，CPU38可被程控了正在任何時候檢測到奇偶錯誤時可作出高級中斷而從寄存器中拉出該地址。這時CPU根據(jù)系統(tǒng)軟件的指令能夠決定系統(tǒng)是否繼續(xù)運行或只是終止識別奇偶錯誤源的操作。
超高速緩存窺探邏輯114可使得總線接口單元64監(jiān)測I/O總線32是否發(fā)生任何經(jīng)過I/O總線32由一個I/O設(shè)備向擴展存儲器的寫入。窺探邏輯首先確定是否在靜態(tài)隨機存儲器40中可超高速緩存的擴展存儲器中發(fā)生了向擴展存儲器的寫入。如寫入不是發(fā)生可超高速緩存的擴展存儲器中，那么就不存在發(fā)生破壞被超高速緩存的數(shù)據(jù)的危險。但是，如果一個肯定的比較指出寫入是發(fā)生在不超高速緩存的擴展存儲器之中，則一個超高速緩存無效周期經(jīng)系統(tǒng)總線76被啟動。于是CPU得到指令，將靜態(tài)隨機存儲器40中相應(yīng)的地址廢棄。超高速緩存窺探邏輯114提供了存儲正比較地址的裝置，使得I/O總線的窺探可以在第一個正比較檢測之后連續(xù)地立刻地進行，于是允許連續(xù)地監(jiān)測I/O總線32。
本發(fā)明廣泛地涉及了如上所述的總線接口單元64，并特別涉及了系統(tǒng)總線仲裁控制邏輯130(圖5)，該控制邏輯包含在位于計算機系統(tǒng)10的系統(tǒng)總線76與輸入/輸出總線32之間的總線接口單元64之中。仲裁控制邏輯與在仲裁周期和授予周期之間的交替的中央仲裁控制點(CACP)線路62相互作用。中央仲裁控制點線路62的操作在以下共同未決的美國專利申請中進行了描述序號07/777，777;申請日期1991年10月15日;標題為“利用仲裁保持控制總線分配”?？偩€接口單元64中，的仲裁控制邏輯130改進了雙總線結(jié)構(gòu)計算機系統(tǒng)的性能，這是由于該控制邏輯允許中央仲裁控制點線路62的仲裁周期CPU38或I/O設(shè)備28的存儲讀和寫周期上。
圖4表示了I/O總線32，系統(tǒng)總線76，中央仲裁控制點線路62與總線接口單元64的系統(tǒng)互連。
多路傳輸請求線144提供的裝置使得已控制了I/O總線32的I/O設(shè)備32指明它可以通過I/O總線32進行不只數(shù)據(jù)的一種傳輸。中央仲裁控制點對此請求的反應(yīng)是保持I/O總線32于授權(quán)的方式供I/O設(shè)備之有直至所有經(jīng)I/O總線32的多路數(shù)據(jù)傳輸均已完成為止。在經(jīng)I/O總線完成了多路傳輸時，I/O設(shè)備釋放線144和中央仲裁控制點線路62確定I/O設(shè)備脫離I/O總線32并開始下一個仲裁周期132。如以下將要說明的，總線接口單元64中，的仲裁控制130向總線接口單元64提供了中央仲裁控制點越權(quán)信號146以防止當通過系統(tǒng)I/O總線出現(xiàn)動作時中央仲裁控制點線路不至再進入授權(quán)方式。只有當中央仲裁控制點越權(quán)信號146被驅(qū)除而不再起作用，中央仲裁控制點線路62才能進入下一個授權(quán)周期。
仲裁控制邏輯130在三種預(yù)定的條件下操作。在第一種條件下，控制了I/O總線32的一個I/O設(shè)備向系統(tǒng)存儲器24和26經(jīng)I/O總線32和系統(tǒng)總線76寫入數(shù)據(jù)的一個多路傳輸。在第二種條件下，控制了I/O總線32的一個I/O設(shè)備經(jīng)I/O和系統(tǒng)總線從系統(tǒng)存儲器24和26中讀出一數(shù)據(jù)多路傳輸。在第三種條件下，諸如CPU38這樣的控制著系統(tǒng)總線76的系統(tǒng)設(shè)備將數(shù)據(jù)寫入作為I/O總線32上的從屬設(shè)備的一個I/O設(shè)備。在這三個特定操作的每一種之中，由中央仲裁控制點線路62所作的仲裁在該操作已完成之前都是可以繼續(xù)進行的，從而可以同時進行中央仲裁控制線路62對I/O總線的仲裁以及完成該特定操作。
現(xiàn)對仲裁控制邏輯130進行操作的三種條件的每一種將作更詳細的解釋。在第一種條件下，一個I/O設(shè)備28要向系統(tǒng)存儲器24和26寫入數(shù)據(jù)。完成了仲裁周期之后，中央仲裁控制點線路62(通過總線接口單元64)將I/O總線32(與系統(tǒng)總線76的控制權(quán)授予I/O設(shè)備28。該I/O設(shè)備向系統(tǒng)存儲器24與26啟動暫存于先入先出緩沖器125A和/或125B的一個或多個寫周期。由于I/O設(shè)備28可能在任何時刻釋放對I/O總線32的控制。故總線接口單元，能夠包含仍需從緩沖器125A和/或125B寫入緩沖器125C和/或125D以及寫入系統(tǒng)存儲器24與26的被緩存的數(shù)據(jù)。
雖然I/O設(shè)備28可能釋放對I/O總線32的控制，但該設(shè)備通過總線接口單元64必須保持對系統(tǒng)總線76的控制以完成緩存數(shù)據(jù)通過系統(tǒng)總76向系統(tǒng)存儲器24和26的寫傳輸。總線接口單元中的仲裁控制邏輯130識別這一條件并向中央仲裁控制點線路62啟動中央仲裁控制點越權(quán)信號146，請求它保留對系統(tǒng)總線76的控制(通過總線接口單元64)。因而，中央仲裁控制點線路62開始仲裁周期而此同時緩存在先入先出緩沖器124中的寫入數(shù)據(jù)從I/O設(shè)備則被傳輸?shù)较到y(tǒng)存儲器24與26。只要仲裁控制邏輯130繼續(xù)保持中央仲裁控制點的越權(quán)信號146，則中央仲裁控制點線路62將不會讓另一個I/O設(shè)備訪問系統(tǒng)總線76。這種情形持續(xù)到緩存寫數(shù)據(jù)向系統(tǒng)存儲器最后的傳輸作完為止。此后，仲裁控制邏輯130將釋放中央仲裁控制點的越權(quán)信號146，這將使得中央仲裁控制點線路62完成仲裁并將I/O總線授予一個新的I/O設(shè)備28。這就避免了系統(tǒng)總線76上發(fā)生競爭操作。只有當中央仲裁控制點線路62處于授權(quán)方式時，控制著I/O總線32的I/O設(shè)備才能在I/O總線上啟動各周期。
總線接口單元64中的仲裁控制邏輯130操作的第二種條件出現(xiàn)在I/O設(shè)備28需要從系統(tǒng)存儲器24與26中讀取數(shù)據(jù)時。完成了一個仲裁周期之后，中央仲裁控制點線路62將I/O總線32(與系統(tǒng)總線76的控制通過總線接口單元64)授予I/O設(shè)備28。該I/O設(shè)備28向系統(tǒng)存儲器24和26啟動一個或多個讀周期。先入先出緩沖器125C與/或125D連續(xù)不斷地按上述有關(guān)先入先出(FIFO)緩沖器124的說明中所描述的方式被預(yù)取數(shù)據(jù)填充。一旦I/O設(shè)備28從先入先出緩沖器125AD與/或125B讀完數(shù)據(jù)的最后一個字節(jié)，該設(shè)備將釋放對I/O總線32的控制，于是預(yù)取進入緩沖器125C與125D的數(shù)據(jù)也就不需要了。于是，先入先出緩沖器124必須請零，以便有效地請除這不需要的數(shù)據(jù)。
雖然I/O設(shè)備28可能隨時釋放對I/O總線32的控制，但它必須保持對系統(tǒng)點線76的控制(通過總線接口單元64)直到存儲控制器58指明它已完成從系統(tǒng)存儲器24與26到總線接口單元64的數(shù)據(jù)的當前傳輸?？偩€接口單元中的仲裁控制邏輯130識別這一條件并向中央仲裁控制點線路62啟動中央仲裁控制點越權(quán)信號146請求它保持對系統(tǒng)點線76的控制(通過總線接口單元64)，直到最后一個預(yù)取操作完成以及先入先出緩沖器124被置零為止。從而，中央仲裁控制點線路62開始I/O總線32上一個新的仲裁周期，與此同時，總線接口單元64完成經(jīng)系統(tǒng)總線76從系統(tǒng)存儲器中來的最后的預(yù)取操作而后將先入先出緩沖器124置零。只要仲裁控制邏輯130繼續(xù)使得中央仲裁控制點越權(quán)信號146有效，中央仲裁控制點線路62就不會將對于系統(tǒng)總線76的訪問授權(quán)給另一個I/O設(shè)備28。這種情形一直存在直到預(yù)取和置零操作經(jīng)系統(tǒng)總線完成，此后仲裁控制邏輯130將釋放中央仲裁控制點越權(quán)信號146，如此使得中央仲裁控制點62完成仲裁并將I/O總線32授權(quán)給一個新的I/O設(shè)備28。這就避免了系統(tǒng)總線76上的競爭操作。
總線接口單元中的仲裁控制邏輯130操作的第三種條件出現(xiàn)在當諸如CPU38這樣一個系統(tǒng)設(shè)備處于對系統(tǒng)總線76的控制并希望向作為I/O總線32的從屬設(shè)備的一個I/O設(shè)備28寫入數(shù)據(jù)時。在完成仲裁周期之后，中央仲裁控制點線路62將系統(tǒng)總線76(和I/O總線32通過總線接口單元65)的控制授權(quán)給系統(tǒng)設(shè)備，該設(shè)備通過系統(tǒng)總線到I/O總線的轉(zhuǎn)換邏輯106而向I/O設(shè)備28啟動其寫周期。
系統(tǒng)總線到I/O總線的轉(zhuǎn)換邏輯106提供了一個緩沖器(未表示出)，指令要從諸如CPU38這樣的一個系統(tǒng)設(shè)備寫入到I/O從屬設(shè)備上的擴展存儲器中的數(shù)據(jù)而在被寫入I/O從屬設(shè)備之前要暫存在這一緩訓(xùn)器之中。數(shù)據(jù)的最后傳輸被緩存于轉(zhuǎn)換邏輯106中之后，系統(tǒng)總線76就不再需要了。CPU38指明它與總線接口單元64一樣同系統(tǒng)總線76已無關(guān)系，但仲裁控制邏輯130將啟動中央仲裁控制點越權(quán)信號146以通知中央仲裁控制點62使之需要保持對I/O總線32的控制。在這一時刻，即使轉(zhuǎn)換邏輯106中緩存的數(shù)據(jù)仍必須經(jīng)I/O總線32向I/O設(shè)備寫入，中央以進入關(guān)于I/O總線32的仲裁。這一情況與I/O設(shè)備不同，不論在中央仲裁控制點式之中，CPU38均能向-I/O設(shè)備寫入。
因而，當緩存在轉(zhuǎn)換邏輯106之中的數(shù)據(jù)寫入I/O設(shè)備 中央仲裁控制點線路62導(dǎo)通了仲裁周期，此后，仲裁控制邏輯130將釋放中央仲裁控制點越權(quán)信號146，這就使得中央仲裁控制點62完成仲裁并向一個新的I/O設(shè)備28授權(quán)I/O總線32。這就避免了I/O總線上的CPU38與I/O設(shè)備的競爭操作。
圖6中表示了總線接口單元64中仲裁控制邏輯130的一個實施例。該仲裁控制邏輯130是通過植入總線接口單元64的硬件的算法來實現(xiàn)的。仲裁控制邏輯130包括與(AND)門148以及位置-請求(S-R)鎖存器150和152。如上所述，當控制著I/O總線32的一個I/O設(shè)備通過I/O和系統(tǒng)總線32，76向系統(tǒng)存儲器24和26讀取或?qū)懭霐?shù)據(jù)的一個多路傳輸時，中央仲裁控制點越權(quán)信號146由仲裁控制邏輯130輸出。中央仲裁控制點越權(quán)信號146是負操作的。因而，在一個I/O設(shè)備從系統(tǒng)存儲器24與26讀出過程中，數(shù)據(jù)是從系統(tǒng)存儲器被預(yù)取到先入先出緩存器124的，并且讀出預(yù)取開始線154被驅(qū)動為高電位(HIGH)，將鎖存器150置“1”。鎖存器150的補輸出156變成低電位(LOW)，就將中央仲裁控制點越權(quán)信號146釋放，并在數(shù)據(jù)經(jīng)系統(tǒng)總線76被預(yù)取時，防止中央仲裁控制點線路62執(zhí)行其下一個授權(quán)周期。I/O設(shè)備(通過總線接口單元64)保持對系統(tǒng)總線的控制直到讀出預(yù)取操作完成為止。當讀出預(yù)取操作完成時，線158被驅(qū)動成高電位，鎖存器150置“0”并釋放中央仲裁控制點越權(quán)信號146。此時已進入仲裁方式的中央仲裁控制點線路62被允許進入下一輪授權(quán)方式。
當一個I/O設(shè)備向系統(tǒng)存儲器24和26寫入時，數(shù)據(jù)首先被寫入先入先出緩沖器124且系統(tǒng)存儲器的寫入線160被驅(qū)動為高電位(HIGH)，于是將鎖存器152置“1”。鎖存器152的補輸出的162成為低電位(LOW)，啟動中央仲裁控制點越權(quán)信號146，并在數(shù)據(jù)從先入先出緩存器124經(jīng)系統(tǒng)總線76被寫入系統(tǒng)存儲器過程中，防止中央仲裁控制點線路62進入其下一個授權(quán)周期。I/O設(shè)備保持對系統(tǒng)總線的控制(通過總線接口單元64)直到向系統(tǒng)存儲器的寫入完成為止。但是I/O總線也可以由中央仲裁控制點線路62同時用于仲裁過程。中央仲裁控制點越權(quán)信號146防止中央仲裁控制點線路再進入授權(quán)方式。在完成了寫操作時，先入先出緩沖器124中的所有緩沖器將成為空的，于是驅(qū)動線164成高電位(HIGH)并將鎖存器152置“0”。中央仲裁控制點越權(quán)信號146將被釋放，使得中央仲裁控制點線路62進入授權(quán)方式。
當一個系統(tǒng)設(shè)備(例如CPU38)向一個I/O設(shè)備28寫入時，數(shù)據(jù)暫存于由I/O總線轉(zhuǎn)換邏輯106所提供的一個緩沖器之中。當存儲數(shù)據(jù)時，I/O總線轉(zhuǎn)換邏輯106將驅(qū)動中央處理器標稱周期信號166成低電位，從而啟動中央仲裁控制點越權(quán)信號146，并通知系統(tǒng)總線76寫周期已經(jīng)完成。這就使得妝I/O總線轉(zhuǎn)換邏輯106完成緩存數(shù)據(jù)向I/O設(shè)備28的寫入時，在系統(tǒng)總線76上出現(xiàn)了附加的操作。當完成向I/O設(shè)備28的寫操作時，I/O總線轉(zhuǎn)換邏輯106將驅(qū)動CPU標稱，周期信號166成高電位，電此釋放了中央仲裁控制點越權(quán)信號146，這就使得中央仲裁控制點62完成仲裁并將I/O總線授權(quán)給一個新的I/O設(shè)備28。
以上對于具有雙總線結(jié)構(gòu)的計算機說明了一種總線控制邏輯系統(tǒng)的較佳實施例。在考慮上述說明的同時，應(yīng)該明白，這一說明僅僅是以例子的方式作出的，而本發(fā)明是不限于此間所述的特別的實施例的。在不偏離如下權(quán)利要求中本發(fā)明的實質(zhì)精神的情況下，各種重新的安排，修改和替換都是能夠?qū)崿F(xiàn)的。
下列美國專利申請如果已經(jīng)完全發(fā)表，在此一并作為對照文獻·申請?zhí)?15，992，申請日期19921月2日。
標題“具有雙總線結(jié)構(gòu)的計算機系統(tǒng)的總線控制邏輯”·申請?zhí)?16，184，申請日期1992年1月2日。
標題“奇偶錯誤的檢測及恢復(fù)
·申請?zhí)?16，204，申請日期1992年1月2日。
標題“超高速緩沖存儲器窺探與數(shù)據(jù)無效技術(shù)”·申請?zhí)?16，203，申請日期1992年1月2日。
標題“具有雙總線結(jié)構(gòu)的計算機系統(tǒng)的總線接口邏輯·申請?zhí)?16，691。申請日期1992年1月2日標題“總線接口單元的比向數(shù)據(jù)存儲設(shè)備”·申請?zhí)?16，693。申請日期1992年1月2日標題“控制總線操作速度的總線接口”·申請?zhí)?16，698。申請日期1992年1月2日標題“確定總線到總線接口地址位置的方法和設(shè)備”
權(quán)利要求
1.一種計算機系統(tǒng)，它包括系統(tǒng)存儲器；一個存儲控制器，該控制器用于控制對系統(tǒng)存儲器的訪問，上述系統(tǒng)存儲器與該存儲控制器由一存儲總線連接；一個中央處理器，該處理器與上述存儲控制器有電連接，該中央處理器能夠通過上述存儲器總線向上述系統(tǒng)存儲器讀和寫數(shù)據(jù)；以及一個總線接口單元，該單元由一系統(tǒng)總線電連接到上述存儲控制器且由一輸入/輸出總線連接到多個輸入/輸出設(shè)備上，上述輸入/輸出設(shè)備能夠通過上述輸入/輸出總線啟動讀和寫操作，上述總線接口單元能夠檢測到什么時候上述輸入/輸出設(shè)備之一通過上述輸入/輸出總線已完成一個讀或?qū)懖僮?，上述總線接口單元包含一個緩沖器線路，通過上述總線接口單元在上述系統(tǒng)總線與上述輸入/輸出總線之間所傳輸?shù)淖x和寫數(shù)據(jù)在傳輸?shù)倪^程中是暫時存儲在該緩沖器線路中的；上述計算機系統(tǒng)具有以下特征一個位于上述系統(tǒng)總線上的中央仲裁控制點，它逐次地進行以下操作(i)仲裁周期，在此周期里，上述中央仲裁控制器在上述多個輸入/輸出設(shè)備與上述多輸入/輸出設(shè)備與上述中央處理器之間操作出仲裁以決定上述諸輸入/輸出設(shè)備或上述中央處理器之中那一個應(yīng)該被授權(quán)對上述輸入/輸出總線進行控制；以及(ii)授權(quán)周期，在此周期里，上述中央仲裁控制器授權(quán)對上述輸入/輸出總線的控制并擴充對上述系統(tǒng)總線的控制到上述輸入/輸出設(shè)備之上或者上述中央處理器；上述中央仲裁控制點至少部分地受到仲裁控制邏輯的控制，該控制邏輯響應(yīng)一組預(yù)定的操作條件；與此相關(guān)，允許數(shù)據(jù)傳輸操作與中央仲裁控制點的操作同時發(fā)生。
2.權(quán)利要求(1)的計算機系統(tǒng)，其特征為上述仲裁控制邏輯是由建立在上述總線接口單元中硬件里的算法來實現(xiàn)的。
3.權(quán)利要求(1)中的計算機系統(tǒng)，其特征為上述預(yù)定操作條件之一出現(xiàn)在當上述輸入/輸出設(shè)備之一經(jīng)上述輸入/輸出總線和上述系統(tǒng)總線從系統(tǒng)存儲器讀取數(shù)據(jù)的時候。
4.權(quán)利要求(1)中的計算機系統(tǒng)，其特征為上述預(yù)定操作條件之一出現(xiàn)在當上述輸入/輸出設(shè)備之一經(jīng)上述輸入/輸出總線和上述系統(tǒng)總線向系統(tǒng)存儲器寫入數(shù)據(jù)的時候。
5.權(quán)利要求(1)中的計算機系統(tǒng)，其特征為上述預(yù)定操作條件之上出現(xiàn)在當上述中央處理器向作為輸入/輸出總線上的從屬設(shè)備的上述輸入/輸出設(shè)備之一寫入數(shù)據(jù)的時候。
6.權(quán)利要求(1)中的計算機系統(tǒng)，其特征為上述總線接口單元包括了一個雙端口、異步、雙向的存儲單元，該存儲單元在上述系統(tǒng)總線與上述這輸入/輸出總線之間提供了數(shù)據(jù)信息的暫時存儲。
7.權(quán)利要求(3)的計算機系統(tǒng)，其特征為上述存儲單元包含了至少兩對十六字節(jié)的緩沖器，上述兩對緩沖器都既用于讀操作也用于寫操作。
8.權(quán)利要求(4)的計算機系統(tǒng)，其特征為上述存儲單元包含了至少兩對十六字節(jié)緩沖器，上述兩對緩沖器都既用于讀操作也用于寫操作。
9.權(quán)利要求(1)的計算機系統(tǒng)，其特征為上述系統(tǒng)總線支持以直到十六字節(jié)帶寬在上述總線接口單元與上述系統(tǒng)存儲器之間的讀或?qū)憯?shù)據(jù)的脈沖傳輸，又此間上述輸入/輸出總線以一、二或四字節(jié)的帶寬支持在上述輸入/輸出設(shè)備和上述總線接口單元之間的讀或?qū)憯?shù)據(jù)的傳輸。
10.計算機系統(tǒng)中輸入/輸出設(shè)備與每一個中央處理器之間的一種仲裁方法，該方法以下述步驟為特征提供系統(tǒng)存儲器和一個用于控制向系統(tǒng)存儲器訪問的存儲控制器，該系統(tǒng)存儲器與該存儲控制器由一存儲總線連接;提供與上述存儲控制器有電連接的中央處理器，該中央處理器能夠通過上述存儲總線向上述系統(tǒng)存儲器讀和寫數(shù)據(jù);提供一種總線接口單元，該單元由一系統(tǒng)總線與上述存儲控制器電連接而且由一輸入/輸出總線與多個輸入/輸出設(shè)備電連接，上述輸入/輸出設(shè)備能夠通過上述輸入/輸出總線啟動讀和寫操作，上述總線接口單元能夠檢測什么時候上述輸入/輸出設(shè)備之一通過上述輸入/輸出總線已經(jīng)完成了讀或?qū)懖僮?，上述總線接口單元包含了一個緩沖線路，在該緩沖線路中，上述系統(tǒng)總線與上述輸入/輸出總線之間通過上述總線接口單元所傳輸?shù)淖x和寫數(shù)據(jù)在傳輸過程中被暫時存儲;提供在上述系統(tǒng)總線上的一個中仲裁控制點，該控制點逐次地作以下操作(ⅰ)仲裁周期，在該周期中，上述中央仲裁控制器在上述多個輸入/輸出設(shè)備與上述中央處理器之間作出仲裁以確定上述多個輸入/輸出設(shè)備或上述中央處理器中那一個應(yīng)該被授權(quán)控制上述輸入/輸出總線;以及(ⅱ)授權(quán)周期，在此周期中，上述中央仲裁控制器授予對上述輸入/輸出總線的控制權(quán)并將對上述系統(tǒng)總線的控制擴充到上述輸入/輸出設(shè)備之一或上述中央處理器;至少是部分地通過響應(yīng)一組預(yù)定操作條件的仲裁，控制邏輯來控制上述中央仲裁控制點;由此，傳輸數(shù)據(jù)與中央仲裁同時進行。
11.權(quán)利要求(10)的方法，其特征在于上述系統(tǒng)總線以直到十六字節(jié)的帶寬在上述總線接口單元與上述系統(tǒng)存儲器之間傳輸讀或?qū)憯?shù)據(jù)，并且此間上述輸入/輸出總線以一，二或四字節(jié)的帶寬在上述輸入/輸出設(shè)備和上述總線接口單元之間傳輸讀或?qū)憯?shù)據(jù)。
12.權(quán)利要求(10)的方法，其特征在于上述總線接口單元包括了一個雙端口，異步，雙向存儲單元，該單元暫時存儲上述系統(tǒng)總線和上述輸入/輸出總線之間傳輸?shù)臄?shù)據(jù)信息。
13.權(quán)利要求(12)的方法，其特征在于上述存儲單元包含了至少兩對十六字節(jié)緩沖器，該兩對緩沖器都是既用于讀操作也用于寫操作。
14.權(quán)利要求(12)的方法，其特征在于上述預(yù)定的操作條件系列之一出現(xiàn)在當上述輸入/輸出設(shè)備之一通過上述輸入/輸出總線和上述系統(tǒng)總線從系統(tǒng)存儲器中讀取數(shù)據(jù)時。
15.權(quán)利要求(12)的計算機系統(tǒng)，其特征在于上述預(yù)定的操作條件系列之一出現(xiàn)在當上述輸入/輸出設(shè)備之一通過上述輸入/輸出總線和上述系統(tǒng)總線向系統(tǒng)存儲器寫數(shù)據(jù)時。
16.權(quán)利要求(12)的計算機系統(tǒng)，其特征在于上述預(yù)定的操作條件系列之一發(fā)現(xiàn)在當上述中央處理器向作為輸入/輸出總線的從屬設(shè)備的輸入/輸出設(shè)備之一寫入數(shù)據(jù)時。
全文摘要
仲裁控制邏輯位于總線接口單元之中自與位于系統(tǒng)總線上面的一個中央仲裁控制器交互作用。該中央仲裁控制器響應(yīng)該仲裁控制邏輯而同時執(zhí)行(i)仲裁周期，在此周期中，中央仲裁控制器在多個輸入/輸出設(shè)備與中央處理器之間作出仲裁以確定輸入/輸出設(shè)備或中央處理器中哪一個應(yīng)被授權(quán)控制輸入/輸出總線，以及(ii)授權(quán)周期，在此周期中，中央仲裁控制器授予對輸入/輸出總線的控制權(quán)并擴充對系統(tǒng)總線的控制到輸入/輸出設(shè)備之一或中央處理器。
文檔編號G06F13/36GK1074049SQ92114470
公開日1993年7月7日 申請日期1992年12月17日 優(yōu)先權(quán)日1992年1月2日
發(fā)明者奈德·阿米尼, 伯遲茹·F·布茹, 瑞查德·L·霍訥, 特瑞絲·J·羅曼 申請人:國際商業(yè)機器公司