專利名稱：數(shù)碼轉(zhuǎn)換時鐘控制接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于數(shù)碼轉(zhuǎn)換時鐘控制接口電路，特別適用于以液晶顯示式石英電子表作為時鐘信號源進而經(jīng)該接口電路轉(zhuǎn)換成BCD碼去控制其他電路或電器。
在一些測試與控制系統(tǒng)中，即需要自動記錄測量的數(shù)據(jù)，也需要記錄下與該數(shù)據(jù)相關(guān)的時間，以適時控制相應(yīng)的系統(tǒng)。實現(xiàn)適時時鐘的方法有多種，通常采用定時器作為時間基準(zhǔn)，配合一套相應(yīng)的軟件組成實時時鐘，這被稱作軟時鐘。例如用單片機構(gòu)成電子表歷日功能的時鐘，但要占用大量的CPU時間，程序也較復(fù)雜(約為2KB)。由硬件構(gòu)成的是硬時鐘，例如MS M5832、DS1216等，硬時鐘雖優(yōu)于軟時鐘，但讀寫操作復(fù)雜，有的存取速度較慢，要顯示日歷、時間時，還需配上鍵盤顯示電路和相應(yīng)的程序才行。
液晶數(shù)字顯示式石英電子表是一種高精度、低功耗、長壽命、多功能、結(jié)構(gòu)簡單、價格低廉的全電子化手表。以時間控制而言，多為一次預(yù)置的控制，如鬧時電子表、鐘控收音機。但由于結(jié)構(gòu)的限制，石英電子表是難以直接與各類控制系統(tǒng)相聯(lián)用。要以電子表作時鐘信號源去控制各類系統(tǒng)，就必須將電子表時鐘數(shù)據(jù)轉(zhuǎn)換成規(guī)范的數(shù)碼?，F(xiàn)有技術(shù)一般是采取直接取自液晶(LCD)字段信號，并對每個字段信號都需設(shè)置一個放大電路放大，隨后再經(jīng)字段-BCD編碼器(例如C308、SC278、BH1308、CH294等)進行轉(zhuǎn)換。但是每只編碼器只能轉(zhuǎn)換一位時鐘數(shù)，如要轉(zhuǎn)換四位日歷、時鐘數(shù)據(jù)就需要四只編碼器，還要外加20套放大電路。這樣一來，不但體積大，外加元件多、成本高，沒有什么實用價值。更大的不足在于，上述現(xiàn)有技術(shù)只能用地早期(落后)的單公共電極的液晶顯示式電子表芯電路，而根本不能用于現(xiàn)有換代的具有雙公共電極的液晶顯示式電子表芯電路。
為此，本發(fā)明的目的就在于其一，設(shè)計出一種能把雙公共電極的液晶顯示式石英電子表的四位時鐘信號同時轉(zhuǎn)換成可控三態(tài)BCD碼輸出的數(shù)碼轉(zhuǎn)換時鐘控制接口電路。其二，該接口電路應(yīng)能夠方便的與各類數(shù)字電路或與微型計算機總線相聯(lián)，以組成各種不同功能作用的測控系統(tǒng)。其三，該接口電路應(yīng)能夠與雙公共電極的液晶顯示式石英電子表芯電路直接相聯(lián)。
本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路的技術(shù)解決方案包括有放大電路、分離寄(鎖)存電路、選通電路、編碼三態(tài)驅(qū)動輸出電路和控制電路、秒信號輸出電路，以及與外電路相聯(lián)接的27個外接端。該接口電路是一種對雙公共電極液晶顯示式電子表芯電路的時鐘信號進行信號放大、字段分離、四位數(shù)同時BCD碼轉(zhuǎn)換、可控三態(tài)BCD碼輸出，實現(xiàn)時鐘交流信號轉(zhuǎn)換成直流邏輯電位，并通過27個外接端直接與電子表芯電路及各類電路相聯(lián)接而構(gòu)成各種適時測控系統(tǒng)的接口電路。其中1、放大電路包括由16個輸入電阻[R1～R16]與16個起放大作用的運算放大器[I1-1～I(xiàn)1-16]構(gòu)成的16個同相放大器。該放大電路可將由輸入端輸入的取自于電子表芯電路各驅(qū)動輸出端輸出的各種信號放大至足以推動下一級分離寄存電路中的CMOS電路轉(zhuǎn)換所需的邏輯電位。
2、分離寄(鎖)存電路，根據(jù)液晶(LCD)顯示原理當(dāng)公共電極(接在LCD背電極)與字段信號的相位相反時，則該字段就顯示;反之，當(dāng)公共電極與字段信號的相位相同時，該字段則不顯示。對于有雙公共電極的電子表芯電路來說，表芯電路上的每個驅(qū)動輸出端均控制二個字段，二個公共電極分別與二個字段相對應(yīng)的LCD背電極相通。當(dāng)驅(qū)動輸出端的信號使字段與相對應(yīng)的LCD背電極的相位相反時，所對應(yīng)的字段就顯示，如果2個字段的相位與相對應(yīng)的LCD背電極相位都相同時，則2個字段都不顯示。反之則都顯示。據(jù)此原理設(shè)計出本發(fā)明的分離寄存電路包括22個異或門[I2-1～I(xiàn)2-22]構(gòu)成的分離電路，和由6個四位D型三態(tài)寄存器[I3-1～I(xiàn)3-6]構(gòu)成的寄存電路組成的。這樣，由放大電路放大后送來的交流字段顯示信號經(jīng)該分離寄存電路后即可轉(zhuǎn)換成相應(yīng)的邏輯電位輸出。也就是說當(dāng)放大電路的輸入端輸入的是有字段顯示的信號時，經(jīng)分離、寄存處理后輸出的邏輯電位是“1”;反之，當(dāng)放大電路的輸入端輸入的是無字段顯示的信號時，經(jīng)分離、寄存處理后輸出的邏輯電位是“0”。同理，分離寄存電路可對電子表芯電路的每個驅(qū)動輸出端送來的各種字段顯示的信號進行處理，使“有”或“無”字段顯示的信號轉(zhuǎn)換成相應(yīng)的邏輯電位“1”或“0”，從而達(dá)到把由電子表芯電路各個驅(qū)動輸出端輸出的字段顯示的交流信號轉(zhuǎn)換成直流邏輯電位。
3、選通電路(參見圖8、9、10)由于液晶顯示式石英電子表芯電路有臺歷型(A型)、臺鬧型(B型)和掛鬧歷型(C型)三種形式的機芯，這A、B、C三種機芯都有2條公共電極引線和11至14條字段(組合)的引線。由于每位十進制數(shù)的字段符號(參見圖7)均由7條字段“a、b、c、d、e、f、g”組成，其中字段“b、c、f、e”組合在A、B、C三種機芯上都一樣，因此能夠?qū)⑦@些字段的“有”或“無”字段顯示的信號經(jīng)分離寄存轉(zhuǎn)換輸出，在相應(yīng)的輸出端口上所代表的字段b、f、e(邏輯電位)保持不變。而字段“a、d、g”組合在A、B、C三種機芯是不一樣地，因此這些字段的“有”或“無”字段顯示的信號經(jīng)分離寄存后轉(zhuǎn)換輸出，在相應(yīng)的輸出端口上所代表的字段a、d、g(邏輯電位)是變化的，是隨機芯不同而異。故需通過一個包括由16個模擬開關(guān)[K1a-1、K1a-2、K2a-1、K2a-2、K3a-1、K3a-2、K1d-1、K1d-2、K3d-1、K3d-2、K1g-1、K1g-2、K2g-1、K2g-2、K3g-1、K3g-2]和9個或門[F4-1～F4-9]構(gòu)成的選通電路的自動選通作用，實現(xiàn)了無論使用A、B、C三種機芯中任何一種電子表芯都能保證字段“a、d、g”信號及其它的字段信號按“有”或“無”字段顯示的信號轉(zhuǎn)換成相應(yīng)的邏輯電位“1”或“0”的規(guī)律，正常進行字段顯示的交流信號至直流邏輯電位信號的轉(zhuǎn)換。
4、編碼三態(tài)驅(qū)動輸出電路該電路包括由3個七段至BCD編碼器[I4-1～I(xiàn)4-3]構(gòu)成的，可將輸入的字段碼轉(zhuǎn)換成BCD碼的編碼電路，和由4個三態(tài)輸出驅(qū)動電路[I5-1～I(xiàn)5-4]構(gòu)成的可將BCD碼經(jīng)三態(tài)門輸出用以驅(qū)動控制其它電路的驅(qū)動輸出電路。
5、控制電路該電路是一個包括由2個同相器(電平轉(zhuǎn)換)[F1-1、F1-2]、4個反相器[F2-1、F2-2、F5-1、F5-2]和一個三態(tài)門輸出控制電路[I6]構(gòu)成的控制上述分離寄存、選通和編碼三態(tài)輸出3個電路按時序和狀態(tài)進行工作的控制電路。
6、秒信號輸出電路包括有1個或門[F4-10]構(gòu)成。
7、27個外接端包括有可與電子表芯電路各個驅(qū)動輸出端引線相接的16個表芯電路接端，和11個其它接端，其中所述的16個表芯電路接端分別是2個“月、時十位”端[H1、H2]，4個“月、時個位”端[T1～T4]，4個“日、分十位”端[M1～M4]，4個“日、分個位”端[N1～N4]，2個公共電極端[COM1、COM2]。
所述的11個其它接端分別是4個BCD碼輸出端[Q1～Q4]，3個位控端[A1～A3]，1個選通端[ST]，1個秒輸出端[S]，2個電源端[VDD、VSS]。
由于本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路采用了獨特的放大、分離寄存、選通、編碼三態(tài)驅(qū)動輸出電路以及相應(yīng)的控制電路，因而能夠?qū)⒁壕э@示式石英電子表芯電路的各驅(qū)動輸出端輸出的交流信號順利地轉(zhuǎn)換成直流邏輯電位信號，并以三態(tài)的形式輸出驅(qū)動其它電器或電路工作。由于選通電路與分離寄存電路的巧妙設(shè)計，使該接口電路適于直接與現(xiàn)有各種雙公共電極的液晶顯示式石英電子表芯電路聯(lián)接使用，而無需外加元件。該接口電路可被用于將日歷、時鐘四位十進制數(shù)據(jù)轉(zhuǎn)換成四位BCD碼，并具有三態(tài)可控串行BCD碼輸出。其取數(shù)所需時間小于1μs?？膳c電子表芯電路構(gòu)成程控數(shù)字鐘而被用于各種測控系統(tǒng)。另外，該接口電路只有27個外接端，這樣有利于制成標(biāo)準(zhǔn)雙列28腳封裝的專用集成塊，實現(xiàn)集成化、小型化。
以下附圖及實施例將對本發(fā)明的技術(shù)解決方案作進一步詳述。


圖1是本發(fā)明的電路原理框圖。
圖2是本發(fā)明總的電路原理圖，也是實施例1的電路原理圖。
圖3 是圖2中6個相同的四位D型三態(tài)寄存器[I3-1～I(xiàn)3-6]的電路邏輯圖。
圖4 是圖2中3個相同的七段至BCD編碼器[I4-1～I(xiàn)4-3]的電路邏輯圖。
圖5 是圖2中4個相同的三態(tài)輸出驅(qū)動電路[I5-1～I(xiàn)5-4]的電路圖。
圖6 是圖2中三態(tài)門輸出控制電路[I6]采用1個BCD-十進制譯器作該控制電路[I6]的該部分實施例5的電路邏輯圖。
上述圖3、4、5、6分別是本發(fā)明中相應(yīng)部分電路的實施例2、3、4、5的電路圖。
圖7是現(xiàn)有各種液晶顯示(數(shù)字)式石英電子表液晶板上每位十進制數(shù)的字段符號，其中的“a、b、c、d、e、f、g”分別表示該字段符號中的各個相應(yīng)的字段。
圖8是本發(fā)明與現(xiàn)有臺歷型(A型)雙公共電極的液晶顯示式電子表芯電路板引線相接實例(即實施例6)的示意圖。
圖9是本發(fā)明與現(xiàn)有臺鬧歷型(B型)雙公共電極的液晶顯示式電子表芯電路板引線聯(lián)接實例(即實施例7)的示意圖。
圖10是本發(fā)明與現(xiàn)有掛鬧歷型(C型)雙公共電極的液晶顯示式電子表芯電路板引線聯(lián)接實例(即實施例8)的示意圖。
上述圖8、9、10中的“a1、b1、c1、d1、e1、f1、g1、”表示“月、時十位”各字段的引線，“a2、b2、c2、……g2、”表示“月、時個位”各字段的引線，“a3、b3、c3、……g3、”表示“日、分十位”各字段的引線，“a4、b4、c4、……g4、”表示“日、分個位”各字段的引線。
圖11是本發(fā)明與雙公共電極液晶顯示式電子表芯電路相聯(lián)后，接收電子表芯電路的“月、時個位”字段信號時，該“月、時個位”單元電路實際工作實例(即實施例9)的單元電路圖。
圖12是本發(fā)明制成標(biāo)準(zhǔn)雙列28腳封裝的專用集成塊芯片示意圖。
圖13 是圖2中三態(tài)門輸出控制電路[I6]采用1個8通道模擬傳輸器(分離器)作為三態(tài)門輸出控制電路[I6]的該部分電路實施例10的電路圖。
以下將結(jié)合附圖給出本發(fā)明實施例以及各相應(yīng)部分的具體實施例，并通過這些實施例的描述給出本發(fā)明細(xì)節(jié)。
實施例1(參見圖2)本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路被設(shè)計為16個輸入電阻[R1～R16]的16個一端分別與16個表芯電路接端[H1、H2、T1～T4、M1～M4、N1～N4、COM1、COM2]相接，這16個輸入電阻[R1～R16]的16個另一端分別與16個運算放大器[I1-1～I(xiàn)1-16]的每個運算放大器的一個輸入端相接，這16個運算放大器[I1-1～I(xiàn)1-16]余下的另一個輸入端全部相接在一起后接至電源接端[VSS]，2個運算放大器[I1-1～I(xiàn)1-2]的2個輸出端分別與2個異或門[I2-1～I(xiàn)2-2]的A輸入端相接。異或門[I2-1]的B端輸入端與11個異或門[I2-3～I(xiàn)2-5、I2-9～I(xiàn)2-12、I2-16～I(xiàn)2-19]的B輸入端相接后再與同相器[F1-2]的輸出端相接。異或門[I2-2]的B輸入端與9個異或門[I2-6～I(xiàn)2-8、I2-13～I(xiàn)2-15、I2-20～I(xiàn)2-22]的B輸入端相接后再與同相器[F1-1]的輸出端相接。3個運算放大器[I1-3～I(xiàn)1-5]的3個輸出端分別與3個異或門[I2-6～I(xiàn)2-8]的3個A輸入端相接。運算放大器[I1-6]的輸出端接異或門[I2-5]的A輸入端。2個運算放大器[I1-4、I1-5]的2個輸出端分別與2個異或門[I2-3、I2-4]的A輸入端相接。同理，4個運算放大器[I1-7～I(xiàn)1-10]的4個輸出端分別與4個異或門[I2-9、I2-12]的A輸入端相接，3個運算放大器[I1-7～I(xiàn)1-9]的3個輸出端分別與3個異或門[I2-13～I(xiàn)2-15]的A輸入端相接。4個運算放大器[I1-11～I(xiàn)1-14]的4個輸出端分別與4個異或門[I2-16～I(xiàn)2-19]的A輸入端相接。3個運算放大器[I1-11～I(xiàn)1-13]的3個輸出端分別與3個異或門[I2-20～I(xiàn)2-22]的A端相接。2個運算放大器[I1-15～I(xiàn)1-16]的2個輸出端分別與反相器[F2-1]的輸入端、同相器[F1-2]的輸入端相接，反相器[F2-1]的輸出端接同相器[F1-1]的輸入端。2個異或門[I2-1、I2-2]的2個輸出端分別與寄存器[I3-1]的D4端、寄存器[I3-2]的D1端相接。3個異或門[I2-3～I(xiàn)2-5]的3個輸出端分別與寄存器[I3-1]的D3、D2、D1端相接。3個異或門[I2-6～I(xiàn)2-8]的3個輸出端分別與寄存器[I3-2]的D4、D3、D2端相接。4個異或門[I2-9～I(xiàn)2-12]的4個輸出端分別與寄存器[I3-3]的D4～D1的4個端相接。3個異或門[I2-13～I(xiàn)2-15]的3個輸出端分別與寄存器[I3-4]的D4、D3、D2端相接。4個異或門[I2-16～I(xiàn)2-19]的4個輸出端分別與寄存器[I3-5]的D4～D1的4個端相接。3個異或門[I2-20～I(xiàn)2-22]的3個輸出端分別與寄存器[I3-6]的D4、D3、D2端相接。6個寄存器[I3-1～I(xiàn)3-6]的6個R端并接后接電源端VSS。3個寄存器[I3-1、I3-3、I3-5]的3個CL端并接后接反相器[F2-2]的輸出端。3個寄存器[I3-2、I3-4、I3-6]的3個CL端并接后接反相器[F2-1]的輸入端。寄存器[I3-1]的Q4端接與非門[F3]的B輸入端，Q3端接編碼器[I4-1]的f端，Q2端經(jīng)模擬開關(guān)[K1a-1]后接至或門[F4-3]的A輸入端，Q2端經(jīng)模擬開關(guān)[K1a-2]接至或門[F4-1]的A輸入端，Q1端接編碼器[I4-1]的b端。寄存器[I3-2]的Q4端經(jīng)模擬開關(guān)[K1d-1]接至或門[F4-1]的B輸入端，Q4端經(jīng)模擬開關(guān)[K1d-2]接至或門[F4-2]的A輸入端，Q3端接編碼器[I4-1]的e端。Q2端經(jīng)模擬開關(guān)[K1g-1]接至或門[F4-2]的B輸入端，Q2端經(jīng)模擬開關(guān)[K1g-2]接至或門[F4-3]的A輸入端，Q1端接與非門[F3]的A輸入端后接至驅(qū)動器[I5-1]的B端。編碼器[I4-1]a、d、g3個端分別與3個或門[F4-1、F4-2、F4-3]的3個輸出端相接。8個模擬開關(guān)[K1a-1、K1d-1、K1g-1、K2a-1、K2g-1、K3a-1、K3d-1、K3g-1]的8個控制端并接后經(jīng)反相器[F4-1]至選通端[ST]。8個模擬開關(guān)[K1a-2、K1d-2、K1g-2、K2a-2、K2g-2、K3a-2、K3d-2、K3g-2]的8個控制端并接后接反相器[F4-2]的輸出端，至反相器[F4-1]的輸出端與反相器[F4-2]的輸入端相接;2個寄存器相器[I3-5、I3-6]的Q4～Q1端、編碼器[I4-3]、3個或門[F4-7～F4-9]、6個模擬開關(guān)[K3a-1、K3a-2、K3d-1、K3d-2、K3g-1、K3g-2]的相互間的聯(lián)接同上述2個寄存器[I3-1、I3-2]與相應(yīng)的3個或門[F4-1～F4-3]、6個模擬開關(guān)[K1a-1、K1a-2、K1d-1、K1d-2、K1g-1、K1g-2]和編碼器[I4-1]之間的聯(lián)接一樣，所不同的是寄存器[I3-5]的Q4端接或門[F4-10]的B輸入端，或門[F4-10]的A輸入端接寄存器[I3-3]的Q4端，或門[F4-10]的輸出端接至秒輸出端[S];寄存器[I3-3]的Q3端接編碼器[I4-2]的f端，Q2端經(jīng)模擬開關(guān)[K2a-1]后接或門[F4-6]的B輸入端，Q2端經(jīng)模擬開關(guān)[K2a-2]接至或門[F4-4]的A輸入端，Q1端接編碼器[I4-2]的b端。寄存器[I3-4]的Q4端接至或門[F4-4]的B輸入端，Q3端接編碼器[I4-2]的e端，Q2端經(jīng)模擬開關(guān)[K2g-1]接至或門[F4-5]的B輸入端，Q2端經(jīng)模擬開關(guān)[K2g-2]接至或門[F4-6]的A輸入端。2個或門[F4-4、F4-5]的2個A輸入端相接。編碼器[I4-2]的a、d、g3個端分別接3個或門[F4-4～F4-6]的3個輸出端;3個驅(qū)動器[I5-2、I5-3、I5-4]的D、C、B、A端分別與3個編碼器[I4-1、I4-2、I4-3]的Q4、Q3、Q2、Q1端相接。3個驅(qū)動器[I5-2、I5-3、I5-4]的3個OD端并聯(lián)后接至BCD碼輸出端[Q4]，3個OC端并聯(lián)后接至BCD碼輸出端[Q3]，3個OB端并聯(lián)后接至BCD碼輸出端[Q2]，3個OA端并聯(lián)后接至BCD碼輸出端[Q1]。驅(qū)動器[I5-1]的OB、OA端分別接驅(qū)動器[I5-2]的OB、OA端。三態(tài)門輸出控制電路[I6]的1、2、3、4端分別接4個三態(tài)輸出驅(qū)動電路[I5-1、I5-2、I5-3、I5-4]的4個DIS端。三態(tài)門輸出控制電路[I6]的A、B、C端分別與3個位控制A1、A2、A3、相接。三態(tài)門輸出控制電路[I6]的D端接電源Vss。
實施例2(參見圖3)本發(fā)明中6個相同的四位D型三態(tài)寄存器[I3-1～I(xiàn)3-6]電路被設(shè)計為圖3它主要由四個D型觸發(fā)器和3個非門、8個與門、4個或門、4個門控三態(tài)門、2個輸入輸出控制門構(gòu)成。由于電路的輸入、輸出接法使其處于傳輸狀態(tài)，所以輸入端的數(shù)據(jù)D1～D4，直接通過與門、或門被送到觸發(fā)器的D端，CL脈沖加到觸發(fā)器C端，在其脈沖前沿觸發(fā)下，使D端的數(shù)據(jù)送到輸出端Q，而寄存進來。亦就是說，如果觸發(fā)器沒有被CL脈沖再觸發(fā)，Q端的邏輯電位是穩(wěn)定不變的。Q端的數(shù)據(jù)經(jīng)三態(tài)門輸出，完成D1～D4數(shù)據(jù)傳送到Q1至Q4端。R的作用是使觸發(fā)器清零，當(dāng)R為1時，觸發(fā)器清零。
實施例3(參見圖4)本發(fā)明中的3個相同的七段至BCD編碼器電路[I4-1、I4-2、I4-3]被設(shè)計為圖4它是根據(jù)BCD碼四位數(shù)與相關(guān)字段的關(guān)系，由10個非門、5個二輸入與門、1個三輸入與門、1個二輸入與非門、1個四輸入與非門和1個二輸入或非門組成的編碼轉(zhuǎn)換電路，其中Q1位由三個與非門、二一個與門和一個或門構(gòu)成，經(jīng)與a、e、f段發(fā)生邏輯關(guān)系，使Q1產(chǎn)生相應(yīng)的邏輯電位。Q2位由三個與非門、二個與門、一個或非門構(gòu)成，經(jīng)與a、b、e、f段發(fā)生邏輯關(guān)系，使Q2產(chǎn)生相應(yīng)的邏輯電位。Q3位是由四個與非門、三個與門、一個或非門構(gòu)成，經(jīng)與a、b、d、f、g段發(fā)生邏輯關(guān)系，使Q3產(chǎn)生相應(yīng)的邏輯電位。Q4是由二個與非門構(gòu)成，經(jīng)與a、b、f、g段發(fā)生邏輯關(guān)系，使Q4產(chǎn)生相應(yīng)的邏輯電位。據(jù)此，六個字段的邏輯電位輸?shù)骄幋a電路后，在Q1、Q2、Q3、Q4上產(chǎn)生相應(yīng)的邏輯電位，Q1至Q4的邏輯電位即是對應(yīng)字段的十進制數(shù)的BCD碼。
實施例4(參見圖5)本發(fā)明中的4個相同的三態(tài)輸出驅(qū)動電路[I5-1～I(xiàn)5-4]被設(shè)計為圖5它是一種門控型大輸出驅(qū)動電流三態(tài)門電路，二個MOS管構(gòu)成CMOS反相器，其柵受與非門輸出控制，為增大輸出驅(qū)動電流，反相器與Vss之間串接一個MOS管，其柵極和與非門的一個輸入端同接于控制端DIS。當(dāng)DIS為1時，串接的MOS管導(dǎo)通，同時與非門開通，反相器導(dǎo)通，輸入端的數(shù)據(jù)傳輸?shù)捷敵龆薿ut。當(dāng)DIS為0時，串接的MOS管不導(dǎo)通，同時與非門關(guān)閉、輸入與輸出被切斷，輸出呈現(xiàn)高阻，完成了可控三態(tài)門驅(qū)動輸出。
實施例5(參見圖6)本發(fā)明中的三態(tài)門輸出控制電路[I6]可采用一個BCD-十進制譯碼器，該BCD-十進制譯碼器可被設(shè)計為圖6它由7個二輸入或非門、10個二輸入與非門、8個非門、10個輸出門組成，它將BCD碼轉(zhuǎn)換成十進制數(shù)輸出。當(dāng)輸入端A、B、C、D輸入BCD碼，如0000、……、1001、碼，經(jīng)邏輯電路轉(zhuǎn)換后在輸出端0至9有相應(yīng)的正邏輯電位出現(xiàn)，各輸出端即為對應(yīng)的十進制數(shù)，如輸出端5是正邏輯電位，則為十進制數(shù)5，亦就是對應(yīng)的BCD碼為0101。
實施例6(參見圖8)本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路[ASIC]與臺歷型(A型)雙公共電極的液晶顯示式電子表芯電路板引線相聯(lián)為接口電路[ASIC]的T1(H1)、T2、T3、T4、M1、M2、M3、M4、N2、N3、N4、COM2這十二個外接端按順序分別與電子表芯電路板[芯A]引線的2、3、4、5、6、7、8、9、10、11、12、13這十二個端相接，接口電路[ASIC]的COM1端接電子表芯電路板引線的1端。
實施例7(參見圖9)本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路[ASIC]與臺鬧歷型(B型)雙公共電極的液晶顯示式電子表芯電路板[芯B]引線相聯(lián)為接口電路[ASIC]的H1、T1(H1)、T2、T3、T4、M2、M3、M4、N1、N2、N3、N4、COM1、COM2這十四個外接端按順序分別與電子表芯電路板引線的4、5、6、7、8、10、11、12、9、13、14、15、1、16這十四個端相接。
實施例8(參見圖10)本發(fā)明的數(shù)碼轉(zhuǎn)換時鐘控制接口電路[ASIC]與掛鬧歷型(C型)雙公共電極的液晶顯示式電子表芯電路板引線相聯(lián)為接口電路[ASIC]的H1、H2、T1、T2、T3、T4、M1、M2、M3、M4、N1、N2、N3、N4、COM1、COM2這十六個外接端按順序分別與電子表芯電路板[芯C]引線的(b1c1)、(a1e1d1g1)、(a2)、(b2c2)、(g2d2)、(f2e2)、(a3)、(f3e3)、(g3d3)、(b3c3)、(a4)、(f4e4)、(g4d4)、(b4c4)、(COM1)、(COM12)這十六個端相接。
實施例9(參見圖11)本發(fā)明與雙公共電極液晶顯示式電子表芯電路相聯(lián)后，取“月、時個位”字段信號放大、分離寄存、選通、編碼三態(tài)驅(qū)動輸出單元電路工作為取B型電子表芯電路，將電子表芯(B型)電路的“月、時個位”組合字段b1d1(第5點)、f2e2(第6點)、a2g2(第7點)、b2c2(第8點)公共電極(第1點)、公共電極(第16點)分別按順序接至接口電路[ASIC]的T1、T2、T3、T4、COM1、COM2端。T1至T4的信號均經(jīng)I1-3至I1-6放大，I1-3至I1-6的輸出為V0分別送到I2-3至I2-8的A端。COM1信號經(jīng)I1-15放大，再經(jīng)F2-1反相后，通過F1-1(電平轉(zhuǎn)換，增加負(fù)載能力)加到I2-6至I2-8的B端。COM2信號經(jīng)I1-16放大后，通過F1-2加到I2-3至I2-5的B端。由于此位b1段不參加變換，所以不被送去與公共電極異或。因此，T1組合字段b1d1經(jīng)放大后，只送到I2-6的A端，與公共電極進行異或，則I1-6的S端即為字段d2的信號，并送到I3-2的D4端，在COM1放大信號的前沿脈沖觸發(fā)下，把D4端的d2信號送到輸出端Q4。選用B型電子表芯電路，ST＝1，則K1d-2被選通，I3-2的Q4信號通過K1d-2送到F4-1的A端，其S端送到I4-1編碼器的d端。同理，T2的f2e2，經(jīng)放大后的V0同時送到I2-3、I2-7的A端，分別與I2-3、I2-7的B端相異或，I2-3的S輸出f2信號，被送到F3-1的D3端，在COM2放大輸出V0，經(jīng)F2-2反相后信號的前沿脈沖觸發(fā)下，把D4端的信號送到輸出端Q4，并直接送到I4-1的f端。I2-7的S端輸出的e2信號，被送到I3-2的D3，在COM1放大信號的前沿脈沖觸發(fā)下，把D3的信號送到輸出端Q3，并直接送到I4-1的e端。T3的組合字段a2g2，經(jīng)放大、分離寄存后，I3-1的Q2端的信號，通過K1a-2送到F4-1的A端，從其S端再送到I4-1的A端。I3-2的Q2端的信號，通過K1g-2，送到F4-3的A端，從其S端再送到I4-1的g端。T4的組合字段b2c2經(jīng)放大(由于編碼時無需C字段，故C字段不參與變換)，分離后I3-1的Q1端的信號，直接送到I4-1的b端。這樣，在I4-1的輸入端有a、b、d、e、f、g字段信號，經(jīng)編碼變換，I4-1輸出端即為BCD碼，并送至I5的輸入端A、B、C、D，若A3、A2、A1為010，I6輸出脈沖分配位2為1，I5-2的DIS端為1，則I5-2輸出BCD碼，即實現(xiàn)“月、時個位”字段的信號轉(zhuǎn)換為BCD碼，如I5-2的DIS端為O，則輸出為高阻抗。當(dāng)使用C型電子表芯電路時，K1a-1、K1d-1、K1g-1被選通，把不同的字段信號，分別送到I4-1相應(yīng)的字段端上進行編碼轉(zhuǎn)換，在I6控制下，I5-2輸出BCD碼。
“日、分十位，日、分個位”轉(zhuǎn)換原理同上。M1、N1接A型電子表芯電路或B型電子表芯電路時，I3-3的Q4端或I3-5的Q4端輸出均為秒信號，通過F4-10至秒信號輸出端[S]輸出秒信號。
實施例10(參見圖13)本發(fā)明控制電路中的三態(tài)門輸出控制電路[I6]可采用一個8通道模擬傳輸器(分離器)，該傳輸器(分離器)被設(shè)計為圖13由8個模擬開關(guān)、一個電平位移和一個有禁止控制的8選1傳輸器構(gòu)成的。與本發(fā)明總電路根據(jù)以下進行聯(lián)接當(dāng)給定時序碼(BCD碼)時，輸出端有8選1的開關(guān)量輸出，故將開關(guān)輸出端分別接可控三態(tài)門的控制端DIS。由于受控只有四位，所以按時序選用傳輸器的四個開關(guān)輸出一端1、2、3、4分別接于各位DIS端，即取代BCD-十進制譯碼器接原輸出端1、2、3、4，而傳輸器的時序碼A、B、C分別接于原譯碼器的輸入端的A、B、C處。傳輸器的開關(guān)一端(out/ln)接電源正端[VDD]，傳輸器的VEE、inh端均接VSS端。
權(quán)利要求
1.一種數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于該接口電路包括有放大、分離寄存、選通、編碼三態(tài)驅(qū)動輸出、控制以及秒信號輸出電路，和與外電路聯(lián)接用的27個外接端，該接口電路可對雙公共電極液晶顯示式電子表芯電路的時鐘信號進行信號放大、字段分離、四位數(shù)同時轉(zhuǎn)換成直流邏輯電位，并通過27個外接端直接與電子表芯電路及其它各類電路相聯(lián)而構(gòu)成各種適時測控系統(tǒng)，其中所述的放大電路包括由16個輸入電阻[R1～R16]和16個運算放大器[I1-1～I(xiàn)1-16]構(gòu)成的16個同相放大器，該放大電路將取自于電子表芯電路各驅(qū)動輸出端輸出的各種信號放大至足以推動下一級分離寄存電路中的CMOS電路轉(zhuǎn)換所需的邏輯電位，所述的分離寄存電路包括由22個異或門[I2-1～I(xiàn)2-22]構(gòu)成的分離電路，和由6個四位D型三態(tài)寄存器[I3-1～I(xiàn)3-6]構(gòu)成的寄存電路組成的，將放大電路放大后送來的交流字段顯示信號經(jīng)分離寄存處理轉(zhuǎn)換成相應(yīng)的直流邏輯電位輸出，所述的選通電路是一種可保證各種雙公共電路的電子表芯電路送來的各種字段顯示的交流信號都能夠順利的被轉(zhuǎn)換成直流邏輯信號的，包括有16個模擬開關(guān)[K1a-1、K1a-2、K2a-1、K2a-2、K3a-1、K3a-2、K1d-1、K1d-2、K3d-1、K3d-2、K1g-1、K1g-2、K2g-1、K2g-2、K3g-1、K3g-2]和9個或門[F4-1～F4-9]的自動選通電路，所述的編碼三態(tài)驅(qū)動輸出電路是一種包括有3個七段至BCD編碼器[F4-1～F4-3]構(gòu)成的可將輸入字段碼轉(zhuǎn)換成BCD碼的編碼電路，和由4個三態(tài)輸出驅(qū)動電路[I5-1～I(xiàn)5-4]構(gòu)成的可將BCD碼經(jīng)三態(tài)門輸出用以驅(qū)動控制其它電路的驅(qū)動輸出電路。所述的控制電路是一個包括由2個同相器[F1-1、F1-2]、4個反相器[F2-1、F2-2、F5-1、F5-2]和一個可由一個BCD-十進制譯碼器或可由一個8通道模擬傳輸器(分離器)構(gòu)成的三態(tài)門輸出控制電路[I6]組成的可控制分離寄存、選通和編碼三態(tài)驅(qū)動輸出這三個電路按時序和狀態(tài)進行工作的控制電路，所述的秒信號輸出電路包括有一個或門[F4-10]構(gòu)成，所述的27個外接端包括有16個表芯電路接端和11個其它接端，其中16個表芯電路接端分別是2個“月、時十位”端[H1、H2]、4個“月、時個位”端[T1～T4]、4個“日、分十位”端[M1～M4]、4個“日、分個位”端[N1～N4]和2個公共電極端[COM1、COM2]，11個其它接端分別是4個BCD碼輸出端[Q1～Q4]、3個位控端[A1、A2、A3]、1個選通端[ST]、1個秒輸出端[S]和2個電源端[VDD、VSS]。
2.根據(jù)權(quán)利要求1的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于該接口電路被設(shè)計為16個輸入電阻[R1～R16]的16個一端分別與16個表芯電路接端[H1、H2、T1～T4、M1～M4、N1～N4、COM1、COM2]相接，這16個輸入電阻[R1～R16]的16個另一端分別與16個運算放大器[I1-1～I(xiàn)1-16]的每個運算放大器的一個輸入端(+)相接，這16個運算放大器[I1-1～I(xiàn)1-16]余下的另一個輸入端(-)全部相接在一起后接至電源接端[VSS]，2個運算放大器[I1-1、I1-2]的2個輸出端分別與2個異或門[I2-1、I2-2]的A輸入端相接，異或門[I2-1]的B輸入端與11個異或門[I2-3～I(xiàn)2-5、I2-9～I(xiàn)2-12、I2-16～I(xiàn)2-19]的B輸入端相接后再與同相器[F1-2]的輸出端相接，異或門[I2-2]的B輸入端與9個異或門[I2-6～I(xiàn)2-8、I2-13～I(xiàn)2-15、I2-20～I(xiàn)2-22]的B端輸入端相接后再與同相器[F1-1]的輸出端相接;3個運算放大器[I1-3～I(xiàn)1-5]的3個輸出端分別與3個異或門[I2-6～I(xiàn)2-8]的3個A輸入端相接;運算放大器[I1-6]的輸出端接異或門[I2-5]的A輸入端;2個運算放大器[I1-4、I1-5]的2個輸出端分別與2個異或門[I2-3、I2-4]的A輸入端相接;同理，4個運算放大器[I1-7～I(xiàn)1-10]的4個輸出端分別與4個異或門[I2-9～I(xiàn)2-12]的A輸入端相接，3個運算放大器[I1-7～I(xiàn)1-9]的3個輸出端分別與3個異或門[I2-13～I(xiàn)2-15]的A輸入端相接;4個運算放大器[I1-11～I(xiàn)1-14]的4個輸出端分別與4個異或門[I2-16～I(xiàn)2-19]的A輸入端相接;3個運算放大器[I1-11～I(xiàn)1-13]的3個輸出端分別與3個異或門[I2-20～I(xiàn)2-22]的A輸入端相接;2個運算放大器[I1-15、I1-16]的2個輸出端與反相器[F2-1]的輸入端，同相器[F1-1]的輸入端相接，反相器[F2-1]的輸出端接同相器[F1-2]的輸入端;2個異或門[I2-1、I2-2]的2個輸出端分別與寄存器[I3-1]的D4端、寄存器[I3-2]D1端相接;3個異或門[I2-3～I(xiàn)2-5]的3個輸出端分別與寄存器[I3-1]的D3、D2、D1端相接;3個異或門[I2-6～I(xiàn)2-8]的3個輸出端分別與寄存器[I3-2]的D4、D3、D2端相接;4個異或門[I2-9～I(xiàn)2-12]的4個輸出端分別與寄存器[I3-3]的D4～D14個端相接;3個異或門[I2-13～I(xiàn)2-15]的3個輸出端分別與寄存器[I3-4]的D4、D3、D2端相接;4個異或門2-12 ]的4個輸出端分別與寄存器[I 3-3 ]的D 4 ～D 14 個端相接;3個異或門[I 2-13 ～I(xiàn) 2-15 ]的3個輸出端分別與寄存器[I 3-4 ]的D 4 、D 3 、D 2 端相接;4個異或門[I2-16～I(xiàn)2-19]的4個輸出端分別與寄存器]I3-5]的D4～D14個端相接;3個異或門[I2-20～I(xiàn)2-22]的3個輸出端分別與寄存器[I3-6]的D4、D3、D2端相接;6個寄存器[I3-1～I(xiàn)3-6]的6個R端并接后接電源端VSS;3個寄存器[I3-1、I3-3、I3-5]的3個CL端并接后接反相器[F2-2]的輸出端;3個寄存器[I3-2、I3-4、I3-6]的3個CL端并接后接反相器[F2-1]的輸入端;寄存器[I3-1]的Q4端接與非門[F3]的B輸入端，Q3端相接編碼器[I4-1]的f端，Q2端經(jīng)模擬開關(guān)[K1a-1]后接至或門[F4-3]的B輸入端，Q2端經(jīng)模擬開關(guān)[K1a-2]接至或門[F4-1]的A輸入端，Q1端接編碼器[I4-1]的b端;寄存器[I3-2]的Q4端經(jīng)模擬開關(guān)[K1d-1]接至或門[F4-1]的B輸入端，Q4端經(jīng)模擬開關(guān)[K1d-2]接至或門[F4-2]的A輸入端，Q3端接編碼器[I4-1]的e端，Q2端經(jīng)模擬開關(guān)[K1g-1]接至或門[F4-2]的B輸入端，Q2端經(jīng)模擬開關(guān)[K1g-2]接至或門[F4-3]的A輸入端，Q1端接與非門[F3]的A輸入端后接至驅(qū)動器[I5-1]的B端;編碼器[F4-1]a、d、g3個端分別與3個或門[F4-1、F4-2、F4-3]的3個輸出端相接;選通端[ST]經(jīng)反相器[F5-1]后與8個模擬開關(guān)[K1a-1、K1d-1、K1g-1、K2a-1、K2g-1、K3a-1、K3d-1、K3g-1]的8個控制端并接后接反相器[F5-1]的輸出端，其輸入端至選通端[ST];8個模擬開關(guān)[K1a-2、K1d-2、K1g-2、K2a-2、K2g-2、K3a-2、K3d-2、K3g-2]的8個控制端并接后接反相器[F5-2]的輸出端，反相器[F5-1]的輸出端與反相器[F5-2]的輸入端相接;2個寄存器[I3-5、I3-6]的Q4～Q1端，編碼器[I4-3]、3個或門[F4-7～F4-9]、6個模擬開關(guān)[K3a-1、K3a-2、K3d-1、K3d-2、K3g-1、K3g-2]的相互間的聯(lián)接同上述2個寄存器[I3-1、I3-2]與相應(yīng)的3個或門[F4-1～F4-3]、6個模擬開關(guān)[K1a-1、K1a-2、K1d-1、K1d-2、K1g-1、K1g-2]和編碼器[I4-1]之間的聯(lián)接一樣，所不同的是寄存器[I3-5]的Q4端接或門[F4-10]的B輸入端，或門[F4-10]的A端接寄存器[I3-3]的Q4端，或門[F4-10]的輸出端接至秒輸出端[S];寄存器[I3-3]的Q3端接編碼器[F4-2]的f端，Q2端經(jīng)模擬開關(guān)[K2a-1]后接或門[F4-6]的B輸入端，Q2端經(jīng)模擬開關(guān)[K2a-2]接至或門[F4-4]的A輸入端，Q1端接編碼器[F4-2]的b端;寄存器[I3-4]的Q4端接至或門[F4-4]的B輸入端，Q3端接編碼器[I4-2]的e端，Q2端經(jīng)模擬開關(guān)[K2g-1]接至或門[F4-5]的B輸入端;Q2端經(jīng)模擬開關(guān)[K2g-2]接至或門[F4-6]的A輸入端;2個或門[F4-4、F4-5]的2個A輸入端相接;編碼器[I4-2]的a、d、g3個端分別接3個或門[F4-4～F4-6]的3個輸出端;3個驅(qū)動器[I5-2、I5-3、I5-4]的D、C、B、A端分別與3個編碼器[I4-1、I4-2、I4-3、]的Q4、Q3、Q2、Q1端相接;3個驅(qū)動器[I5-2、I5-3、I5-4]的3個OD端并聯(lián)后接至BCD碼輸出端[Q4]，3個OC端并聯(lián)后接至BCD碼輸出端[Q3]，3個OB端并聯(lián)后接至BCD碼輸出端[Q2]，3個OA端并聯(lián)后接至BCD碼輸出端[Q1]，驅(qū)動器[I5-1]的OB、OA端分別接驅(qū)動器[I5-2]的OB、OA端;三態(tài)門輸出控制電路[I6]的1、2、3、4端分別接4個三態(tài)輸出驅(qū)動電路[I5-1、I5-2、I5-3、I5-4]的4個DIS端;三態(tài)門輸出控制電路[I6]的A、B、C端分別與3個位控端A1、A2、A3相接;三態(tài)門輸出控制電路[I6]的D端接電源Vss端。
3.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于其中的6個相同的四位D型三態(tài)寄存器[I3-1～I(xiàn)3-6]電路是由4個D型觸發(fā)器和3個非門、8個與門、4個門控三態(tài)門、2個輸入輸出控制門構(gòu)成。
4.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于其中的3個相同的七段至BCD編碼器電路[I4-1～I(xiàn)4-3]是由10個非門、5個二輸入與門、1個三輸入與門、1個二輸入與非門、1個四輸入與非門和1個二輸入或非門組成的編碼轉(zhuǎn)換電路。
5.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于其中的4個相同的三態(tài)輸出驅(qū)動電路[I5-1～I(xiàn)5-4]是一種門控型大輸出驅(qū)動電流三態(tài)門電路。
6.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于其中的三態(tài)門輸出控制電路[I6]可采用一個BCD-十進制譯碼器，該譯碼器包括有7個二輸入或非門、10個二輸入與非門、8個非門、10個輸出門組成。
7.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于其中的三態(tài)門輸出控制電路[I6]可采用一個8通道模擬傳輸器(分離器)，該傳輸器包括有8個模擬開關(guān)、1個電移和1個有禁止控制8選1譯碼器。
8.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于該接口電路[ASIC]與臺歷型(A型)雙公共電極液晶顯示式電子表芯電路板引線相聯(lián)接為該接口電路[ASIC]的T1(H1)、T2、T3、T4、M1、M2、M3、M4、N2、N3、N4、COM1、COM2這十三個外接端按順序分別與電子表芯電路板[芯A]引線有2、3、4、5、6、7、8、9、10、11、12、1、13這十三個端相接。
9.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于該接口電路[ASIC]與臺鬧歷型(B型)雙公共電極液晶顯示式電子表芯電路板引線相聯(lián)接為該接口電路[ASIC]的H2、T1(H1)、T2、T3、T4、M2、M3、M4、N1、N2、N3、N4、COM1、COM2這十四個外接端按順序分別與電子表芯電路板[芯B]引線的4、5、6、7、8、10、11、12、13、14、15、1、16這十四個端相接。
10.根據(jù)權(quán)利要求1和權(quán)利要求2的數(shù)碼轉(zhuǎn)換時鐘控制接口電路，其特征在于該接口電路[ASIC]與掛鬧歷型(C型)雙公共電極液晶顯示式電子表芯電路板引線相聯(lián)接為該接口電路[ASIC]的H1、H2、T1、T2、T3、T4、M1、M2、M3、M4、N1、N2、N3、N4、COM1、COM2這十六個外接端按順序分別與電子表芯電路板[芯B]引線的(b1c1)、(a1e1d1g1)、(a2)、(b2c2)、(g2d2)、(f2e2)、(a3)、(f3e3)、(g3d3)、(b3c3)、(a4)、(f4e4)、(g4d4)、(b4c4)、(COM1)、(COM2)這十六個端相接。
全文摘要
本發(fā)明是關(guān)于數(shù)碼轉(zhuǎn)換時鐘控制接口電路。它包括由放大、分離寄存、選通、編碼三態(tài)驅(qū)動輸出、控制、秒信號輸出等電路以及27個外接端組成。該接口電路可直接與各種雙公共電極液晶顯示式電子表芯電路及其各類電路相聯(lián)，將時鐘信號放大、字段分離、四位數(shù)同時轉(zhuǎn)換成直流邏輯電位，并具有三態(tài)可控串行BCD碼輸出，從而構(gòu)成各種實時測控系統(tǒng)。該接口電路可制成標(biāo)準(zhǔn)雙列28腳封裝的專用集成塊，達(dá)到集成化、小型化。
文檔編號G06F1/04GK1073020SQ9111134
公開日1993年6月9日 申請日期1991年12月4日 優(yōu)先權(quán)日1991年12月4日
發(fā)明者趙子甫 申請人:福建師范大學(xué)