專利名稱：與輸入數(shù)據(jù)同步的數(shù)字芯片的制作方法
本申請的發(fā)明是關(guān)于與輸入數(shù)據(jù)同步的數(shù)字芯片。在數(shù)字技術(shù)中，常采用具有大量不同功能的芯片。例如在數(shù)字式電視接收機中，就有數(shù)塊芯片共同工作。這類芯片都至少有一條包含任意數(shù)目m的數(shù)據(jù)線的輸入母線，服務(wù)于輸入數(shù)據(jù)時鐘控制下的輸入數(shù)據(jù)。在芯片內(nèi)部，輸入數(shù)據(jù)通常與該芯片的內(nèi)部時鐘信號同步，即輸入數(shù)據(jù)在芯片內(nèi)進行處理之前此內(nèi)部時鐘具有與數(shù)據(jù)輸入時鐘相同的頻率。
在某些應(yīng)用場合，例如數(shù)字式電視接收機中，如果要對數(shù)據(jù)作添改處理或以比寫入速度快的速度將數(shù)據(jù)從存貯器讀出的話，就必須給芯片提供一其頻率一般是輸入數(shù)據(jù)時鐘頻率整數(shù)倍的時鐘信號。即然為了同步，還必須從處于芯片之外的時鐘發(fā)生器加一具有與數(shù)據(jù)輸入時鐘同一頻率的時鐘信號，芯片就需要為這兩個時鐘信號各設(shè)置一輸入端。但是由于可用的芯片插腿的數(shù)目常常少于各種不同的芯片功能所需要的數(shù)量，這兩個必須的時鐘信號輸入端幾乎難以做到。
本發(fā)明展示了一種將輸入數(shù)據(jù)與數(shù)據(jù)輸入時鐘同步的方法，它只需要一個外部信號輸入端。
現(xiàn)在將參照附圖對本發(fā)明作較詳細的說明，其中

圖1是本發(fā)明一實施例的簡要示意方框圖;
圖2是本發(fā)明中所需的測量電路的邏輯電路圖及其改進電路;和圖3給出用來說明本發(fā)明的工作的一組曲線。
圖1的簡要示意方框圖表示一芯片ic，輸入數(shù)據(jù)de經(jīng)由有m條數(shù)據(jù)線的輸入母線eb饋送到該芯片。輸入數(shù)據(jù)de由數(shù)據(jù)輸入時鐘控制，即其狀態(tài)按此時鐘速率改變。在芯片ic的其他外部接線端中，圖中只僅畫出了時鐘信號t的輸入端;此時鐘信號的頻率為輸入數(shù)據(jù)時鐘頻率的整數(shù)倍。
此芯片含有將時鐘信號t作n分頻的、可復(fù)位的分頻器ft，它輸出ci為一方波或一占空比為1∶(n-1)的矩形潑波。這樣就將此時鐘信號降為輸入數(shù)據(jù)時鐘的頻率。
芯片ic中，輸入母線的m條數(shù)據(jù)線的每一條都連接有數(shù)據(jù)同步器d1……dm中的一個，時鐘信號t作它們的同步信號。
此芯片還包括有用于測量時鐘信號t相對于數(shù)據(jù)輸入時鐘的相位的測量電路ms，其輸入為第一數(shù)據(jù)同步器d1的輸出和時鐘信號t。此測量電路ms的輸出被送到分頻器ft的復(fù)位輸入端rs，使得該分頻器ft的輸出脈沖盡可能位于輸入數(shù)據(jù)de的兩相繼狀態(tài)變化的中央。
每一個數(shù)據(jù)同步器d1……dm之后都設(shè)有一延遲級VS1……VSm，它們?yōu)闀r鐘信號t控制而產(chǎn)生一至少等于測量電路ms作一次相位比較所需時間的延時。每一延時級vs……之后跟隨有一傳送開關(guān)t1…tm，其控制輸入由1/n分頻器ft的輸出ci進行控制。
圖1中表明，傳送開關(guān)t1…tm的輸出可被送給處理級P，其輸出數(shù)據(jù)被置于輸出母線ba上。在所示實施例中，處理級P由1/n分頻器ft的輸出ci作時鐘控制。不過如上所述，亦可將時鐘信號t加到處理級P。此設(shè)計及處理級的控制可由熟悉本技術(shù)領(lǐng)域的人員自行決定。
測量電路ms的一種實例見圖2，圖中還畫出了圖1中的第1個數(shù)據(jù)同步器d1。在圖2中假定兩個不相重疊的兩對相時鐘Z、zq是在芯片ic內(nèi)部或者外部從時鐘信號t得到的，它們被用作供給測量電路ms的時鐘信號t。
第一數(shù)據(jù)同步器d1與第一兩相時鐘Z同步;在圖2中，這一點由第一數(shù)據(jù)用步器d1的一個接線端連接到這一兩相時鐘來表示。這里應(yīng)當說明的是，如果本發(fā)明以絕緣柵場效應(yīng)管集成電路技術(shù)(即MOS技術(shù))來實現(xiàn)的話，數(shù)據(jù)同步器即可以是德國專利DE-A2657281(＝英國專利GB-B1557508)中所示的結(jié)構(gòu)，其含有一個以兩相時鐘之一作鐘控信號的傳送單元，並且由此傳送單元將被另一兩相時鐘所同步的信號輸送到數(shù)據(jù)同步器的輸出端。
圖2的測量電路ms含有輔助數(shù)據(jù)同步器d1′，它與第二兩相時鐘zp同步，后接被此第二兩相時鐘所控制的第一傳送單元tr1;為簡便起見，傳送單元tr1被表示為一通/斷開關(guān)，因為它可根據(jù)芯片ic的設(shè)計以不同的電子方法來實現(xiàn);例如，如果芯片采用CMOS技術(shù)的話，傳送單元tr1將是一個傳送門。
第一“與”門ul和“或”門og的第一輸入與第一數(shù)據(jù)同步器di的輸出相連接，而它們的第二輸入則連接到第一傳送元件tr1的輸出。這兩個門電路分別后接第一延遲元件V1和第二延遲元件V2，這兩個延遲元件都產(chǎn)生一與被施加于他們的時鐘周期相等的延時。
“與非”門ng的第一輸入端與第一延遲元件V1的輸出相連，其第二輸入端連接到第一數(shù)據(jù)同步器d1的輸出，而其第三輸入則為經(jīng)第二反相器i2反相的第一反相器i1的反相輸出。
“與非”門ng后接雙元件門dg。后者由“或”元件OV和“與非”元件nv組成，它對“或”元件的輸出和該雙元件門dg的“與非”側(cè)的輸入作“與非”運算，此輸入是與“與非”門ng的輸出相連接的。
采用邏輯門的常用符號作為圖示方法是這樣選擇的，即雙元件門dg輸出端的圓點表明此雙元件門只有一個負載寄存器，而“或”元件不具有這樣的負載寄存器。為此采用了不同的術(shù)語作邏輯區(qū)分“邏輯元件”和“邏輯門”。
雙元件門dg中“或”元件OV的三個輸入分別連接到第一數(shù)據(jù)同步器d1的輸出，第二延遲元件V2的輸出，和第二反相器i2的輸出;這樣，第三輸入即第一反相器i1的反相輸出信號。雙元件門dg后接第二傳送元件trz，此元件由第一兩相時鐘信號Z控制，其輸出則連接到分頻器ft的復(fù)位輸入端rs。
圖2中借助用虛線表示的連線用以表明迄今所敘述的第一電路可以加以改善。為此設(shè)置了“異或”門X，其第一輸入連接到輔助數(shù)據(jù)同步器d1′的輸出，其第二輸入則通過第三延遲元件V3連接到輔助數(shù)據(jù)同步器d1′的輸出它產(chǎn)生一等于時鐘信號t的周期的延時。插在第二傳送元件trz的輸出和復(fù)位輸入端rs之間的是第二“與”門u2的輸入輸出路徑之一，此“與”門的另一輸入接到“異或”門X的輸出。經(jīng)過這種改進，分頻器ft的復(fù)位輸入rs即受第二“與”門u2的輸出控制。
這種改進將可避免由于數(shù)據(jù)信號的有效沿波度太小以致使數(shù)據(jù)開始傳送的時刻不當而引起的誤操作。
圖3給出了圖1和圖2的本發(fā)明實例當n＝2，即時鐘信號t的頻率為數(shù)據(jù)輸入時鐘頻率的2倍時所發(fā)生的一系列信號波形。兩個兩相時鐘z，z-q的波形用10個相同的連續(xù)脈沖來表示，從圖3頂行開始以1至10給予連續(xù)編號。這樣，兩相時鐘z包含1、3、5、7、9的奇數(shù)脈沖，而兩相時鐘zq則含有2、4、6、8、10的偶數(shù)脈沖。各相應(yīng)波形的左側(cè)所示為圖1和圖2中對應(yīng)信號的或在其輸出端產(chǎn)生這些相應(yīng)波形的那些子電路的引用字符。牛右側(cè)各曲線由1至28連續(xù)編號。每一曲線中，帶有字符和號碼的基線代表所示兩個雙值電平中的較低(更“負”)的電平，即L電平。相應(yīng)地，另一個就是H電平。這樣，兩相時鐘z的奇數(shù)脈沖和兩相時鐘zq的偶數(shù)脈沖均處在H電平上。
編號3到14和15到26的兩組曲線表明在輸入數(shù)據(jù)de狀態(tài)變化的兩個不同時刻圖2中各信號的波形。在編號3到14的曲線組中，輸入數(shù)據(jù)de(曲線3)在時鐘脈沖1、5和9中狀態(tài)發(fā)生變化(由此很顯見，數(shù)據(jù)輸入時鐘的頻率等于兩相時鐘z，zq頻率的一半)。在曲線15-26組中，(輸入數(shù)據(jù)的)狀態(tài)變化發(fā)生在時鐘脈沖2、6和10中。曲線27和28表明數(shù)據(jù)傳送的時刻。
如上所述，在曲線3中，當脈沖1為高電平H時狀態(tài)發(fā)生變化，曲線3中這一狀態(tài)變化是指由L電平變到H電平。此狀態(tài)變化借助數(shù)據(jù)同步器d1與時鐘信號z同步;這樣，此狀態(tài)變化在時鐘脈沖2為H電平時出現(xiàn)在數(shù)據(jù)同步器d1的輸出端，但要在時鐘脈沖3為H電平時出現(xiàn)在數(shù)據(jù)同步器d1′的輸出端，因為此同步器與時鐘信號zq同步，所以被同步的信號在時鐘脈沖3期間被傳送到其輸出端，參見曲線4和5。
當時鐘脈沖4呈H電平時，數(shù)據(jù)同步器d1′的輸出以反相形式(即L電平)出現(xiàn)在反相器i1的輸出端，因為傳送元件tr1被此時鐘脈沖接通。
當時鐘脈沖2為H電平時，“與”門u1的輸出變?yōu)镠電平，因為這時數(shù)據(jù)同步器d1及反相器i1的輸出均為H電平。“與”門u1輸出端的H電平一直持續(xù)到時鐘脈沖4，此時反相器i1的輸出涑蒐電平(見上)。
時鐘脈沖6期間，出現(xiàn)在“或”門og輸出端的H電平變?yōu)長電平，因為數(shù)據(jù)同步器d1的輸出呈現(xiàn)L電平，而反相器i1的輸出正處于L電平。時鐘脈沖8期間，“或”門og輸出端的L電平變回到H電平。
經(jīng)過等于兩相時鐘z、zq的時鐘周期的延遲后，“與”門u1和“或”門og的輸出信號出現(xiàn)在延遲元件V1和V2的輸出端，如曲線8和9所示。反相器i2的輸出(曲線11)表明了反相器i1的輸出的反相信號，因而和傳送元件tr1輸出端的信號相同，這里因為是借助圖3來對圖2進行說明，所以沒有考慮各個子電路中的延時。
由曲線4、9和11可以看出，在時鐘脈沖4期間，“與非”門ng輸出端的信號由H電平變成L電平，因為只有這時“與非”門ng的三個輸入中的每一個都或者正處于或者變成為H電平。在時鐘脈沖6期間，“與非”門ng輸出端的L電平變回到H電平，因為延遲元件V1的輸出又處于L電平狀態(tài)，見曲線9。
同樣在時鐘脈沖4期間，雙元件門dg輸出端的L電平變?yōu)镠電平，它在時鐘脈沖6時又變回到L電平。此L電平在時鐘脈沖8期間變成H電平，在時鐘脈沖10期間又變回到L電平，見曲線13。時鐘脈沖4期間由L到H的躍變是由雙元件門dg的四個輸入造成的，見曲線4、10、11和12。即然在時鐘脈沖4期間，“或”元件OV因曲線4為H電平而輸出H電平，同時在時鐘脈沖4之前“與非”門ng的輸出端為H電平，因此在此之前，雙元件門dg的輸出端為L電平，而在時鐘脈沖4期間，“與非”門ng的輸出成為L電平，就得到上述曲線13的H電平。由于時鐘脈沖6期間曲線12由L躍變成H，曲線13這一H電平又變回到L電平。雙元件門dg輸出端狀態(tài)的上述其它變化，則在各特定時刻由四個輸入信號狀態(tài)的變化而得到。
在兩相時鐘z的控制下，即當奇數(shù)時鐘周期期間，傳送元件tr2將雙元件dg的輸出(曲線13)傳送到1/n分頻器ft的復(fù)位輸入端rs。在偶數(shù)時鐘周期內(nèi)，復(fù)位信號rs呈L電平。
在曲線15中，狀態(tài)變化較之曲線3中的要晚半個時鐘周期發(fā)生，即在時鐘脈沖2期間發(fā)生。在曲線16，數(shù)據(jù)同步器d1的輸出狀態(tài)僅只在時鐘脈沖4期間發(fā)生變化。但如曲線5那樣，數(shù)據(jù)同步器d1′的輸出狀態(tài)變化在時鐘脈沖3期間就已經(jīng)發(fā)生。因此，反相器i1的輸出(曲線18)和曲線6的波形相同。
但與曲線7的情況不同的是，“與”門u1的輸出總是為L電平，見曲線19;與曲線8情況不同的是，“或”門og的輸出總是H電平，見曲線20，這樣，延遲元件V1的輸出總是L電平，而延遲元件V2的輸出總是H電平，參見曲線21和22。
反相器i2的輸出(曲線23)與曲線11的信號相同?！芭c非”門ng的輸出保持H電平不變(見曲線24)，而雙元件門dg的輸出(曲線25)及要送到復(fù)位輸入端rs的信號(曲線26)則始終保持L電平。這些電平是用與以上解釋曲線3至14時同樣的方法得到的。
曲線27表示波形3至14條件下的延遲級vs1的輸出。曲線28表示1/n分頻器ft的輸出，這里是對圖3n＝2這一特定情況的，它是一種二進制減頻裝置。曲線14的復(fù)位信號rs由L到H的躍變將此二進制減頻器復(fù)位，以使特定的輸出信號最大可能地處于同步輸入數(shù)據(jù)的兩個連續(xù)的狀態(tài)變化的正中央。
這樣，復(fù)位信號rs即將以二進制減頻器恢復(fù)到它的初始狀態(tài)，而不管它現(xiàn)行狀態(tài)如何，並由此初始狀態(tài)開始重新計算。
因此，曲線28中的H電平遠離曲線27的兩個邊沿。曲線28中H到L發(fā)生躍變(粗線表示)時數(shù)據(jù)被傳送進處理級P，這一H至L的躍變與其前面發(fā)生的曲線14的復(fù)位信號由L到H的躍變相對應(yīng)，如兩個箭頭所示。假如復(fù)位信號具有波形26，即維持不變的L電平的話，那么二進制減頻器將不會復(fù)位。
此設(shè)計還可呈現(xiàn)出遲滯作用，因為在圖3中，直到輸入數(shù)據(jù)的狀態(tài)的變化轉(zhuǎn)移到它們在時鐘脈沖3期間發(fā)生時，二進制減頻器才再復(fù)位。
權(quán)利要求
1.與輸入數(shù)據(jù)同步的數(shù)字芯片，其特征是包含有m根數(shù)據(jù)線的用以輸入數(shù)據(jù)(de)的輸入母線(eb)，數(shù)據(jù)的輸入由一數(shù)據(jù)輸入時鐘控制，並在芯片內(nèi)部與一外加給此芯片的時鐘信號(t)同步，此時鐘信號的頻率為數(shù)據(jù)輸入時鐘頻實囊徽 n)倍；一可復(fù)位的對所述時鐘信號(t)作n分頻的分頻器(ft)，其輸出(ci)為一方波或一占空比為1(n-1)的矩形波信號；第一、第二……第m數(shù)據(jù)同步器(d……)，每一個都與所述輸入母線(eb)的一根所述數(shù)據(jù)線相連接，並加有所述時鐘信號(t)作為同步信號；用以測量所述時鐘信號(t)相對輸入數(shù)據(jù)時鐘的相位的測量電路(ms)，它以所述第一數(shù)據(jù)同步器(di)的輸出和所述時鐘信號(t)作為輸入，並將輸出送到所述1/n分頻器(ft)的復(fù)位輸入端(rs)，以使得所述1/n分頻器(ft)的輸出信號脈沖(ci)盡可能地處于被同步的輸入數(shù)據(jù)連續(xù)的兩個狀態(tài)變化的中央位置；接有所述數(shù)據(jù)同步器(d…)的延遲級(vs…)，被所述分頻器的輸出(ci)控制，並產(chǎn)生一至少等于所述測量電路(ms)作單次相位比較所需的時間的延時；接于每一所述延遲級(vs…)之后的傳送開關(guān)(t1…tm)，所述1/n分頻器(ft)的輸出(ci)作用于其控制輸入端。
2.權(quán)利要求1所述數(shù)字芯片中的測量電路(ms)，其特征在于所述時鐘信號(t)由兩個不相重疊的兩相時鐘(Z、zq)組成;所述第一數(shù)據(jù)同步器(d1)連接在所述測量電路(ms)的前面，它與第一兩相時鐘(z)同步;一輔助數(shù)據(jù)同步器(d1′)，其輸入端與所述第一數(shù)據(jù)同步器(d1)的輸入端相連接，與第二兩相時鐘(zq)同步，其后面連接由兩相時鐘(zq)控制的第一傳送元件(tr1)，此傳送元件后接有一第一反相器(i1);一第一“與”門(u1)和一“或”門(og)的第一輸入連接到所述第一數(shù)據(jù)同步器(d1)的輸出，它們的第二輸入端連接到所述第一反相器(i1)的輸出;所述第一“與”門(u1)和“或”門(og)分別后接一第一延遲元件(v1)和一第二延遲元件(v2)，它們都產(chǎn)生一等于所述時鐘信號(t)的周期的延時;一“與非”門(ng)的第一輸入連接到所述第一延遲元件(v1)的輸出，其第二輸出連接到所述第一數(shù)據(jù)同步器(d1)的輸出，而其第三輸入則為所述第一反相器(i1)的反相輸出信號;一個對“或”元件(ov)的輸出作“與非”操作的雙元件門(dg)的“與非”側(cè)輸入端與所述“與非”門(ng)的輸出端相連，而所述“或”元件(ov)的第一和第二輸入端分別連接到第一數(shù)據(jù)同步器(d1)和第二延遲元件(v2)的輸出端，其第三輸入則為第一反相器(i1)的輸出;所述雙元件門(dg)的輸出通過一第二傳送元件(tr2)連接到所述分頻器(ft)的復(fù)位輸入端(rs)，而(tr2)是由第一雙相時鐘Z控制的。
3.權(quán)利要求2所述的數(shù)字芯片中的測量電路，其特征在于所述輔助數(shù)據(jù)同步器(d1′)的輸出直接送到一“異或”門(X)的第一輸入端，同時通過一第三延遲元件(v3)送到該“異或”門的第二輸入端，所述第三延遲元件產(chǎn)生一等于時鐘信號(t)周期的延遲;一第二“與”門(u2)的一輸入端輸出通路置于所述第二傳送元件(tr2)的輸出端和復(fù)位輸入端(rs)之間，所說第二“與”門(u2)的另一輸入端則連接到所說“異或”門(X)的輸出端。
4.權(quán)利要求1至3中任一項所述的數(shù)字芯片，其特征在于它是以CMOS技術(shù)實現(xiàn)的。
全文摘要
本發(fā)明揭示了一種數(shù)字芯片(ic)，它具有一輸入母線(eb)用于時鐘控制下的數(shù)據(jù)(de)的輸入，這些數(shù)據(jù)在芯片內(nèi)部須與外加時鐘信號同步，其頻率等于數(shù)據(jù)輸入時鐘頻率的整數(shù)(n)倍。此時鐘信號(t)輸入加到-1/n分頻器。輸入母線中每一數(shù)據(jù)線都連接有對應(yīng)的一個數(shù)據(jù)同步器(d…)，時鐘信號用作它的同步信號。測量電路(ms)的輸入為這一時鐘信號和這些數(shù)據(jù)同步器之一的輸出信號，而其輸出則被送給分頻器(ft)的復(fù)位輸入端(rs)。
文檔編號G06F17/17GK1032593SQ8810708
公開日1989年4月26日 申請日期1988年10月14日 優(yōu)先權(quán)日1987年10月16日
發(fā)明者瓦吉布朗 申請人:德國Itt工業(yè)公司