本申請涉及數(shù)字邏輯電路，尤其涉及一種數(shù)字邏輯電路的分析方法、計(jì)算機(jī)設(shè)備及存儲介質(zhì)。

背景技術(shù)：

1、隨著現(xiàn)代數(shù)字邏輯電路的規(guī)模越來越大，功能越來越復(fù)雜，如何高效地對電路進(jìn)行分析和優(yōu)化成為了現(xiàn)代eda（electronic?design?automation，電子設(shè)計(jì)自動化）工具不可或缺的重要組成部分。

2、在數(shù)字邏輯電路設(shè)計(jì)過程中，假路徑（false?path）可能占據(jù)數(shù)字邏輯電路全部路徑的80%甚至更高，以此識別false?path可減少工具修違例路徑的工作量。但在數(shù)字電路中，邏輯門達(dá)到百萬甚至千萬級，在可接受資源范圍內(nèi)識別false?path是一種挑戰(zhàn)。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本申請?zhí)岢鲆环N數(shù)字邏輯電路的分析方法、計(jì)算機(jī)設(shè)備及存儲介質(zhì)，以解決或部分解決上述問題。

2、基于上述目的，第一方面，本申請?zhí)峁┝艘环N數(shù)字邏輯電路的分析方法，包括：

3、獲取待分析的數(shù)字邏輯電路；

4、以所述數(shù)字邏輯電路的觸發(fā)器為節(jié)點(diǎn)進(jìn)行電路分級，選取任一相鄰兩級之間的數(shù)字邏輯電路為目標(biāo)電路；其中，所述目標(biāo)電路包括至少一條路徑，所述至少一條路徑包括至少一個(gè)組合邏輯單元；

5、確定所述目標(biāo)電路的變量序，以所述變量序?yàn)榛A(chǔ)，根據(jù)布爾函數(shù)確定所述至少一個(gè)組合邏輯單元的第一結(jié)果；其中，所述第一結(jié)果與所述至少一個(gè)組合邏輯單元的輸出對輸入的布爾差分對應(yīng)；

6、確定所述至少一條路徑中的目標(biāo)路徑，根據(jù)所述目標(biāo)路徑所對應(yīng)的第一結(jié)果進(jìn)行ite操作；

7、根據(jù)操作結(jié)果確定所述目標(biāo)路徑的識別結(jié)果。

8、本申請第二方面，提供了一種計(jì)算機(jī)設(shè)備，包括一個(gè)或者多個(gè)處理器、存儲器；和一個(gè)或多個(gè)程序，其中所述一個(gè)或多個(gè)程序被存儲在所述存儲器中，并且被所述一個(gè)或多個(gè)處理器執(zhí)行，所述程序包括用于執(zhí)行根據(jù)第一方面所述的方法的指令。

9、本申請第三方面，提供了一種包含計(jì)算機(jī)程序的非易失性計(jì)算機(jī)可讀存儲介質(zhì)，當(dāng)所述計(jì)算機(jī)程序被一個(gè)或多個(gè)處理器執(zhí)行時(shí)，使得所述處理器執(zhí)行第一方面所述的方法。

10、從上面所述可以看出，本申請?zhí)峁┝艘环N數(shù)字邏輯電路的分析方法、計(jì)算機(jī)設(shè)備及存儲介質(zhì)。本申請通過確定目標(biāo)電路的變量序，以此再通過布爾函數(shù)進(jìn)行robdd的表示，以此確定出目標(biāo)電路中組合邏輯單元的第一結(jié)果，最后根據(jù)第一結(jié)果進(jìn)行ite操作，如果操作結(jié)果恒為0，則說明目標(biāo)電路屬于假路徑，以此方式可以在進(jìn)行目標(biāo)電路分析時(shí)，通過歸約有序的二元決策圖減少節(jié)點(diǎn)數(shù)目，并且通過以上方式可以在一定程度上減少空間復(fù)雜度及計(jì)算時(shí)間，提升分析效率，加快假路徑識別過程。

技術(shù)特征：

1.一種數(shù)字邏輯電路的分析方法，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述確定所述目標(biāo)電路的變量序，包括：

3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述根據(jù)所述至少一個(gè)起點(diǎn)的等級對所述至少一個(gè)起點(diǎn)排序，包括：

4.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一結(jié)果為根據(jù)所述布爾函數(shù)確定的所述至少一個(gè)組合邏輯單元的robdd的布爾差分結(jié)果，或根據(jù)所述布爾函數(shù)確定的所述至少一個(gè)組合邏輯單元的robdd的布爾差分對應(yīng)的邏輯表達(dá)式。

5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述根據(jù)所述目標(biāo)路徑所對應(yīng)的第一結(jié)果進(jìn)行ite操作，包括：

6.根據(jù)權(quán)利要求5所述的方法，其特征在于，當(dāng)所述第一結(jié)果為所述邏輯表達(dá)式時(shí)，對所述邏輯表達(dá)式進(jìn)行算式化簡，以此進(jìn)行所述第一結(jié)果的存儲；

7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述根據(jù)所述必要的邏輯表達(dá)式進(jìn)行robdd的布爾差分計(jì)算，包括：

8.根據(jù)權(quán)利要求5所述的方法，其特征在于，所述根據(jù)所述必要的邏輯表達(dá)式進(jìn)行robdd的布爾差分計(jì)算，包括：

9.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述根據(jù)所述目標(biāo)路徑所對應(yīng)的第一結(jié)果進(jìn)行ite操作，包括：

10.一種計(jì)算機(jī)設(shè)備，其特征在于，包括一個(gè)或者多個(gè)處理器、存儲器；以及一個(gè)或多個(gè)程序；其中，所述一個(gè)或多個(gè)程序被存儲在所述存儲器中，并且被所述一個(gè)或多個(gè)處理器執(zhí)行，所述程序包括用于執(zhí)行根據(jù)權(quán)利要求1至9任意一項(xiàng)所述的方法的指令。

11.一種包含計(jì)算機(jī)程序的非易失性計(jì)算機(jī)可讀存儲介質(zhì)，其特征在于，當(dāng)所述計(jì)算機(jī)程序被一個(gè)或多個(gè)處理器執(zhí)行時(shí)，使得所述處理器執(zhí)行權(quán)利要求1至9中任一項(xiàng)所述的方法。

技術(shù)總結(jié)
本申請?zhí)峁┝艘环N數(shù)字邏輯電路的分析方法、計(jì)算機(jī)設(shè)備及存儲介質(zhì)。該方法包括：獲取待分析的數(shù)字邏輯電路；以數(shù)字邏輯電路的觸發(fā)器為節(jié)點(diǎn)進(jìn)行電路分級，選取任一相鄰兩級之間的數(shù)字邏輯電路為目標(biāo)電路；其中，目標(biāo)電路包括至少一條路徑，至少一條路徑包括至少一個(gè)組合邏輯單元；確定目標(biāo)電路的變量序，以變量序?yàn)榛A(chǔ)，根據(jù)布爾函數(shù)確定至少一個(gè)組合邏輯單元的第一結(jié)果；其中，第一結(jié)果與至少一個(gè)組合邏輯單元的輸出對輸入的布爾差分對應(yīng)；確定至少一條路徑中的目標(biāo)路徑，根據(jù)目標(biāo)路徑所對應(yīng)的第一結(jié)果進(jìn)行ITE操作；根據(jù)操作結(jié)果確定目標(biāo)路徑的識別結(jié)果。

技術(shù)研發(fā)人員：謝一凡
受保護(hù)的技術(shù)使用者：芯行紀(jì)科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9