本技術(shù)涉及處理器復(fù)位控制，尤其涉及一種多處理器同步復(fù)位控制系統(tǒng)。

背景技術(shù)：

1、在處理器周邊線路的設(shè)計中，復(fù)位線路是不可或缺的，它的主要作用是在電源故障、軟件崩潰、硬件異?；蚱渌枰貑⑻幚砥鞯那闆r下，提供一個明確的信號來重置處理器的狀態(tài)到初始或已知的安全狀態(tài)；

2、對于多處理器系統(tǒng)，通常每個處理器通常都是單獨控制復(fù)位的，然而，這種分散的復(fù)位控制方式可能導(dǎo)致在一個處理器因為故障無法正常工作時，其他處理器無法及時響應(yīng)或同步復(fù)位的問題，就會出現(xiàn)一個處理器無法正常工作、而其他處理器仍在繼續(xù)執(zhí)行任務(wù)，進(jìn)而導(dǎo)致系統(tǒng)內(nèi)部的資源沖突、數(shù)據(jù)不一致或驅(qū)動紊亂等現(xiàn)象，極端情況下甚至可能引發(fā)“炸機”等嚴(yán)重事故。

技術(shù)實現(xiàn)思路

1、為了解決在多處理器系統(tǒng)中，當(dāng)一個處理器因為故障無法正常工作時，其他處理器不能及時響應(yīng)或同步復(fù)位，從而導(dǎo)致系統(tǒng)內(nèi)部的資源沖突、數(shù)據(jù)不一致或驅(qū)動紊亂，甚至炸機的事故，本技術(shù)提供一種多處理器同步復(fù)位控制系統(tǒng)。

2、第一方面，本技術(shù)提供了一種多處理器同步復(fù)位控制系統(tǒng)，采用如下的技術(shù)方案：

3、一種多處理器同步復(fù)位控制系統(tǒng)，包括多個處理器和多個復(fù)位控制模塊；其中，所述復(fù)位控制模塊與所述處理器一一對應(yīng)連接；所述復(fù)位控制模塊的輸出端通過對應(yīng)通路與各處理器的復(fù)位腳連接；

4、所述復(fù)位控制模塊，用于檢測對應(yīng)連接的處理器的運行狀態(tài)，并在處理器運行異常時，通過調(diào)整自身輸出端的電壓，觸發(fā)各處理器復(fù)位腳的電壓變化；

5、各處理器基于自身復(fù)位腳的電壓變化，執(zhí)行復(fù)位操作。

6、通過采用上述技術(shù)方案，將每個處理器對應(yīng)連接一個復(fù)位控制模塊，用于實時檢測該處理器的運行狀態(tài)，并根據(jù)檢測結(jié)果調(diào)整輸出端電壓，例如從高電平置為低電平；同時，由于復(fù)位控制模塊的輸出端與各處理器的復(fù)位腳通過不同的通路連接，當(dāng)復(fù)位控制模塊輸出端電壓變化時，各處理器的復(fù)位腳電壓也隨之變化，使得各處理器都執(zhí)行復(fù)位操作，通過這樣的設(shè)計，當(dāng)一個處理器運行異常時，其它處理器能夠迅速響應(yīng)，實現(xiàn)系統(tǒng)中多個處理器的自動同步復(fù)位，避免出現(xiàn)系統(tǒng)內(nèi)部資源沖突、數(shù)據(jù)不一致或驅(qū)動紊亂，甚至炸機的事故。

7、在一個具體的可實施方案中，所述多個處理器包括第一處理器和第二處理器，所述多個復(fù)位控制模塊包括第一復(fù)位控制模塊和第二復(fù)位控制模塊；所述第一復(fù)位控制模塊的輸入端與所述第一處理器連接；所述第二復(fù)位控制模塊的輸入端與所述第二處理器連接；

8、所述第一復(fù)位控制模塊的輸出端與所述第一處理器的復(fù)位腳之間的通路包括二極管d11，且所述第一復(fù)位控制模塊與所述二極管d11的負(fù)極連接；

9、所述第一復(fù)位控制模塊的輸出端與所述第二處理器的復(fù)位腳之間的通路包括二極管d12，且所述第一復(fù)位控制模塊與所述二極管d12的負(fù)極連接；

10、所述第二復(fù)位控制模塊的輸出端與所述第一處理器的復(fù)位腳之間的通路包括二極管d2，且所述第二復(fù)位控制模塊與所述二極管d2的負(fù)極連接；

11、所述第二復(fù)位控制模塊的輸出端與所述第二處理器的復(fù)位腳連接。

12、通過采用上述技術(shù)方案，當(dāng)系統(tǒng)中包含兩個處理器時，通過在通路中對應(yīng)位置增加單向?qū)ǖ亩O管，在無需復(fù)位時，第一復(fù)位控制模塊和第二復(fù)位控制模塊輸出端保持高電平，且第一處理器和第二處理器的復(fù)位腳也保持高電平；在某個處理器運行異常，對應(yīng)連接的復(fù)位控制模塊就會將輸出端電平置低，二極管導(dǎo)通，使得第一處理器和第二處理器的復(fù)位腳電平被拉低，兩個處理器均執(zhí)行復(fù)位操作。

13、在一個具體的可實施方案中，在所述第一處理器運行正常時，所述第一處理器的復(fù)位腳處于高電平；在所述第二處理器運行正常時，所述第二處理器的復(fù)位腳處于高電平；

14、所述第一復(fù)位控制模塊和所述第二復(fù)位控制模塊，用于在檢測到對應(yīng)連接的處理器運行異常時，將自身輸出端的電壓從高電平調(diào)整為低電平；

15、當(dāng)所述第一復(fù)位控制模塊輸出端的電壓調(diào)整為低電平，則所述二極管d11和所述二極管d12均導(dǎo)通，將所述第一處理器復(fù)位腳的電壓和所述第二處理器復(fù)位腳的電壓拉低，所述第一處理器和所述第二處理器同步執(zhí)行復(fù)位操作；

16、當(dāng)所述第二復(fù)位控制模塊輸出端的電壓調(diào)整為低電平，則將所述第二處理器復(fù)位腳的電壓拉低，并使所述二極管d2導(dǎo)通，將所述第一處理器復(fù)位腳的電壓拉低，所述第一處理器和所述第二處理器同步執(zhí)行復(fù)位操作。

17、在一個具體的可實施方案中，控制系統(tǒng)還包括手動復(fù)位模塊；所述手動復(fù)位模塊與多個復(fù)位控制模塊中的其中一個或多個連接；

18、所述手動復(fù)位模塊，響應(yīng)于手動復(fù)位操作，向連接的復(fù)位控制模塊發(fā)送手動復(fù)位信號；

19、所述復(fù)位控制模塊，基于所述手動復(fù)位信號，確定用戶執(zhí)行復(fù)位操作，并通過調(diào)整自身輸出端的電壓，觸發(fā)各處理器復(fù)位腳的電壓變化。

20、通過采用上述技術(shù)方案，通過在結(jié)構(gòu)中增加手動復(fù)位模塊，并將其連接在任意一個或者多個復(fù)位控制模塊的輸入端，這樣，當(dāng)用戶根據(jù)實際情況需要所有處理器復(fù)位時，只需要通過手動復(fù)位模塊就可以實現(xiàn)所有處理器的同步復(fù)位，實現(xiàn)處理器的手動同步復(fù)位功能。

21、在一個具體的可實施方案中，所述手動復(fù)位模塊包括電阻r1、電阻r2和吸合開關(guān)s1；

22、所述電阻r1和所述電阻r2串聯(lián)后，一端連接供電電壓vcc、另一端接地；所述電阻r1和所述電阻r2的中間節(jié)點通過所述吸合開關(guān)s1與對應(yīng)復(fù)位控制模塊的輸入端連接。

23、在一個具體的可實施方案中，所述吸合開關(guān)s1，響應(yīng)于手動復(fù)位操作，從斷開狀態(tài)切換為閉合狀態(tài)，則供電電壓vcc經(jīng)過所述電阻r2和所述電阻r1的分壓，將所述復(fù)位控制模塊與所述手動復(fù)位模塊相連接的一端電壓拉高，則所述復(fù)位控制模塊確定用戶執(zhí)行復(fù)位操作。

24、在一個具體的可實施方案中，所述多個處理器還包括第三處理器至第n處理器，所述多個復(fù)位控制模塊還包括第三復(fù)位控制模塊至第n復(fù)位控制模塊；

25、其中，第三復(fù)位控制模塊至第n復(fù)位控制模塊的輸入端，與第三處理器至第n處理器一一對應(yīng)連接；

26、針對所述第三復(fù)位控制模塊至第n復(fù)位控制模塊中的各復(fù)位控制模塊，所述復(fù)位控制模塊的輸出端，通過串聯(lián)一二極管之后，連接至與所述復(fù)位控制模塊相對應(yīng)的處理器的復(fù)位腳；所述復(fù)位控制模塊的輸出端還通過串聯(lián)一二極管之后連接至第一節(jié)點；所述復(fù)位控制模塊的輸出端還通過串聯(lián)一二極管之后連接至第二節(jié)點；

27、其中，第一節(jié)點為所述第二處理器的復(fù)位腳和所述二極管d12的中間連接節(jié)點；第二節(jié)點為所述第二復(fù)位控制模塊和所述二極管d2的中間連接節(jié)點。

28、通過采用上述技術(shù)方案，系統(tǒng)中包含三個及以上的處理器時，對于增加的復(fù)位控制模塊，在復(fù)位控制模塊的輸出端分為三路，一路通過二極管連接到對應(yīng)處理器的復(fù)位腳，一路通過二極管連接在第一節(jié)點、另一路連接在第二節(jié)點，當(dāng)系統(tǒng)中任意一個處理器異常時，通過這樣的連接方式，不僅可以實現(xiàn)各處理器的同步復(fù)位，而且具有規(guī)律性的連接，易于系統(tǒng)的擴展，只需要增加與該處理器對應(yīng)的復(fù)位控制模塊和三個二極管，即可將需要同步復(fù)位的處理器并入系統(tǒng)中，大大降低了成本，且系統(tǒng)的響應(yīng)速度較快。

29、在一個具體的可實施方案中，在所述第三處理器至第n處理器運行正常時，所述第三處理器至第n處理器的復(fù)位腳處于高電平；所述第三復(fù)位控制模塊至第n復(fù)位控制模塊，用于在檢測到對應(yīng)連接的處理器運行異常時，將自身輸出端的電壓從高電平調(diào)整為低電平；

30、當(dāng)所述第一復(fù)位控制模塊輸出端的電壓調(diào)整為低電平，則所述二極管d11、所述二極管d12均導(dǎo)通之后，將所述第一節(jié)點和所述第二節(jié)點的電壓拉低，使第一處理器至第n處理器的復(fù)位腳電壓均拉低；第一處理器至第n處理器同步執(zhí)行復(fù)位操作；

31、當(dāng)所述第二復(fù)位控制模塊輸出端的電壓調(diào)整為低電平，則所述二極管d2導(dǎo)通之后，將所述第一節(jié)點和所述第二節(jié)點的電壓拉低，使第一處理器至第n處理器的復(fù)位腳電壓均拉低；第一處理器至第n處理器同步執(zhí)行復(fù)位操作；

32、當(dāng)所述第三復(fù)位控制模塊輸出端至第n復(fù)位控制模塊中，任一復(fù)位控制模塊輸出端的電壓調(diào)整為低電平，則電壓調(diào)整的復(fù)位控制模塊與所述第一節(jié)點之間的二極管導(dǎo)通，將所述第一節(jié)點和所述第二節(jié)點的電壓拉低，使第一處理器至第n處理器的復(fù)位腳電壓均拉低；第一處理器至第n處理器同步執(zhí)行復(fù)位操作。

33、在一個具體的可實施方案中，當(dāng)所述第一節(jié)點的電壓拉低，則所述第二處理器復(fù)位腳的電壓拉低，所述第二處理器執(zhí)行復(fù)位操作；

34、當(dāng)所述第二節(jié)點的電壓拉低，則所述二極管d2導(dǎo)通，將所述第一處理器復(fù)位腳的電壓拉低，所述第一處理器執(zhí)行復(fù)位操作；且連接在第i處理器復(fù)位腳與所述第二節(jié)點之間的二極管導(dǎo)通，其中，i=3，4，5，……n；將第三處理器至第n處理器復(fù)位腳的電壓拉低，第三處理器至第n處理器執(zhí)行復(fù)位操作。

35、本技術(shù)實施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點：

36、本技術(shù)的控制系統(tǒng)，將每個處理器對應(yīng)連接一個復(fù)位控制模塊，用于實時檢測該處理器的運行狀態(tài)，并根據(jù)檢測結(jié)果調(diào)整輸出端電壓，例如從高電平置為低電平；同時，由于復(fù)位控制模塊的輸出端與各處理器的復(fù)位腳通過不同的通路連接，當(dāng)復(fù)位控制模塊輸出端電壓變化時，各處理器的復(fù)位腳電壓也隨之變化，使得各處理器都執(zhí)行復(fù)位操作，通過這樣的設(shè)計，當(dāng)一個處理器運行異常時，其它處理器能夠迅速響應(yīng)，實現(xiàn)系統(tǒng)中多個處理器的自動同步復(fù)位，避免出現(xiàn)系統(tǒng)內(nèi)部資源沖突、數(shù)據(jù)不一致或驅(qū)動紊亂，甚至炸機的事故。