本發(fā)明涉及異步電路設(shè)計，特別涉及一種基于pchb模型構(gòu)建元胞型異步電路的方法。

背景技術(shù)：

1、在過去的幾十年間，同步電路一直是數(shù)字電路設(shè)計的焦點，但隨著電路功能越來越復(fù)雜，電路規(guī)模越來越大，同步電路中的高功耗、時鐘偏移和時序收斂等問題逐漸突顯。在這種情況下，異步電路就以低能耗、接線少、速度快等優(yōu)勢得到了廣泛的關(guān)注。

2、異步電路模型中，延遲不敏感電路以其對信號延遲的魯棒性而聞名。電路工作由信號驅(qū)動，對互連線延遲和邏輯門延遲不做任何假設(shè)。通過將大量延遲不敏感電路嵌入元胞空間，電路模塊可以模擬元胞的狀態(tài)變遷，實現(xiàn)復(fù)雜的計算任務(wù)。

3、延遲不敏感電路基本脫離了同步電路中全局時鐘假設(shè)的束縛，是目前理論前景最好、潛力最大的一種異步電路模型，但同時也是最難實現(xiàn)的一種。因此在此基礎(chǔ)上，增加“等時叉”假設(shè)的準(zhǔn)延遲不敏感電路逐漸受到業(yè)界青睞；準(zhǔn)延遲不敏感電路假設(shè)門延遲和線延遲也可以是任意的，但是當(dāng)電路遇到分支時，信號到達(dá)各分支端點的時間必須是相等的，即必須滿足“等時叉”原則?！暗葧r叉”通?？梢远x在模塊內(nèi)，所以這種延遲模型是實用的。

4、預(yù)充電半緩沖器(pchb，pre-charge?halfbuffer)電路模型就是一種主要的準(zhǔn)延遲不敏感(qdi)異步設(shè)計范例。通過設(shè)置全局反饋(握手確認(rèn)網(wǎng)絡(luò))和局部反饋(狀態(tài)保持單元)，pchb電路模型在邏輯塊中創(chuàng)建內(nèi)存以滿足延遲不敏感特性。由于其低功耗和固有的魯棒性，已在一些半導(dǎo)體公司取得了商業(yè)應(yīng)用。intel使用pchb技術(shù)生產(chǎn)以太網(wǎng)交換機芯片，acronix使用pchb工藝生產(chǎn)fpga。目前在工業(yè)界也已經(jīng)有了pchb電路的前沿設(shè)計案例，ibm提出并制造的truenorth神經(jīng)突觸芯片，采用了異步同步混合的設(shè)計風(fēng)格，使用pchb異步電路作為控制模塊，以此來解決功率較高的問題。

5、但由于缺少相關(guān)的計算機輔助設(shè)計工具，異步電路的設(shè)計難度比同步電路更大，基本依靠手動設(shè)計，大規(guī)模異步電路的設(shè)計成本也因此更高。

6、元胞自動機是一種時間、空間、狀態(tài)都離散的網(wǎng)格動力模型，能夠模擬復(fù)雜系統(tǒng)的動態(tài)演化，具有強大的應(yīng)用潛力。異步元胞自動機不需要時鐘信號分配，允許元胞狀態(tài)更新不同步，可根據(jù)特定條件進行狀態(tài)轉(zhuǎn)換。這種并行大規(guī)模模塊自組織模型可能在未來異步電路設(shè)計中占據(jù)重要地位。這既歸功于模塊自組織特性降低了擴展成本，也歸功于并行能夠大幅提高計算速度和硬件利用率。棋盤元胞自動機是特殊的元胞自動機，其元胞空間類似國際象棋棋盤，交替排列著灰、白元胞。系統(tǒng)的演化發(fā)生在離散的時間步驟里，所有灰(白)元胞只在奇(偶)數(shù)時刻同步發(fā)生狀態(tài)變遷。元胞的狀態(tài)更新依賴于鄰居元胞狀態(tài)和自身狀態(tài)。通過將大量延遲不敏感電路嵌入元胞空間，電路模塊可以模擬元胞的狀態(tài)變遷，實現(xiàn)復(fù)雜的計算任務(wù)。

技術(shù)實現(xiàn)思路

1、針對現(xiàn)有技術(shù)中大規(guī)模異步電路設(shè)計難度較大的問題，本發(fā)明提出一種基于pchb模型構(gòu)建元胞型異步電路的方法。

2、為了實現(xiàn)上述目的，本發(fā)明提供以下技術(shù)方案：

3、一種基于pchb模型構(gòu)建元胞型異步電路的方法，具體包括以下步驟：

4、s1：分解棋盤元胞中白元胞和灰元胞的延遲不敏感模塊，得到n×2-join、w-decoder和g-decoder三個子模塊；

5、s2：分別對n×2-join、w-decoder和g-decoder三個子模塊進行分解，得到對應(yīng)的由join、merge和fork構(gòu)成的元胞延遲不敏感單元；

6、s3：將元胞延遲不敏感單元的join、merge和fork分別用pchb?join、pchb?merge和pchb?fork元件代替，從而構(gòu)建元胞型異步電路。

7、優(yōu)選地，所述s1包括：

8、s1-1：根據(jù)棋盤元胞的局部變遷規(guī)則，生成局部變遷真值表；

9、s1-2：將棋盤元胞中白元胞分解為n×2-join、w-decoder兩個子模塊；

10、s1-3：將棋盤元胞中灰元胞分解為n×2-join、g-decoder兩個子模塊；

11、s1-4：根據(jù)n×2-join擴展出1×2-join、2×2-join、4×2-join、5×2-join，形成元胞延遲不敏感模塊初步分解電路圖。

12、優(yōu)選地，所述s1-1中，棋盤元胞的局部變遷規(guī)則，生成局部變遷真值表。

13、如圖2所示，棋盤元胞的局部變遷規(guī)則為：

14、①若東西南北四個鄰居元胞有兩個狀態(tài)為1，且自身狀態(tài)為1，下一時刻更新自身狀態(tài)為0；

15、②若東西南北四個鄰居元胞有三個狀態(tài)為1，且自身狀態(tài)為0，下一時刻更新自身狀態(tài)為1；

16、③若東西南北四個鄰居元胞狀態(tài)均為1，且自身狀態(tài)為0，下一時刻更新自身狀態(tài)為1。

17、優(yōu)選地，所述s1-1中，局部變遷真值表為：

18、n，w，s，e分別代表從北面、西面、南面和東面到達(dá)的信號值，δ(n,w,s,e)代表映射函數(shù)計算后的元胞狀態(tài)，共有16種組合情況，最終合并為g1至g5五種類別；

19、g1：若n，w，s中至多只有一個信號1，不論e為何值，元胞將保持上一輪狀態(tài)不變，用狀態(tài)u指代；

20、g2：若e為信號0，與e對角相鄰的n或s為信號1，元胞將保持上一輪狀態(tài)不變；若e為信號1，與e對角相鄰的n或s為信號1，滿足變遷規(guī)則①，元胞狀態(tài)更新為0；

21、g3：若e為信號0，與e對角相鄰的n和s為信號1，元胞將保持上一輪狀態(tài)不變；若e為信號1，與e對角相鄰的n和s為信號1，滿足變遷規(guī)則②，元胞狀態(tài)更新為1；

22、g4：若e為信號0，w為信號1，n或s任意為信號1，滿足變遷規(guī)則①，元胞狀態(tài)更新為0；若e為信號1，w為信號1，n或s任意為信號1，滿足變遷規(guī)則②，元胞狀態(tài)更新為1；

23、g5：若n，w，s均為信號1，不論e為何值，滿足變遷規(guī)則②和③，元胞狀態(tài)更新為1。

24、優(yōu)選地，所述s1-2中，n×2-join把產(chǎn)生同一輸出狀態(tài)的輸入信號引導(dǎo)至同一條線路；n×2-join有a和b兩個方向的輸入和c方向的輸出：a方向的輸入為0a0,a1,a2,...,an-1}，an-1表示a方向的第n-1個輸入端口；b方向的輸入為{b0,b1}；c方向的輸出為當(dāng)ai和bj分別有一個信號到達(dá)，則在輸出端口cij產(chǎn)生輸出信號，i∈{0,n-1}，j∈{0,1}。

25、優(yōu)選地，所述s1-2中，w-decoder根據(jù)n×2-join的輸出結(jié)果更新自身狀態(tài)，并輸出更新后狀態(tài)值；w-decoder有i0、i1和iu三個輸入端口，o0和o1兩個輸出端口；若i0到達(dá)一個信號，則更新自身狀態(tài)為0，o0輸出一個信號；若i1到達(dá)一個信號，則更新自身狀態(tài)為1，o1輸出一個信號；若iu到達(dá)一個信號，則根據(jù)元胞當(dāng)前狀態(tài)在o0或o1輸出一個信號。

26、優(yōu)選地，所述s1-3中，g-decoder有i00、i10和iu0三個輸入端口，o00和o10兩個輸出端口；若i00到達(dá)一個信號，則根據(jù)元胞當(dāng)前狀態(tài)在o00或o10輸出一個信號，隨后更新自身狀態(tài)為0；若i10到達(dá)一個信號，則根據(jù)元胞當(dāng)前狀態(tài)在o00或o10輸出一個信號，隨后更新自身狀態(tài)為1；若iu0到達(dá)一個信號，則根據(jù)元胞當(dāng)前狀態(tài)在o00或o10輸出一個信號。

27、優(yōu)選地，所述s2包括：

28、s2-1：將n×2-join進行分解，得到1×2-join、2×2-join、4×2-join、5×2-join；

29、s2-2：將w-decoder進行分解，得到一個1×2-join、一個c單元、四個merge和五個fork；

30、s2-3：將g-decoder進行分解，得到兩個1×2-join、一個c單元、三個merge和四個fork。

31、優(yōu)選地，所述s3中，所述pchb?join有兩條數(shù)據(jù)輸入線x1和y1，一條數(shù)據(jù)輸出線f1，一條握手輸入線rack1，一條握手輸出線lack1；當(dāng)lack1和rack1均為低電平，電路進入預(yù)充電階段，f1被預(yù)充電為低電平；當(dāng)lack1和rack1電平不一致，電路輸出將保持上一階段的輸出不變，該功能由兩個弱反相器組成的環(huán)路實現(xiàn)；當(dāng)lack1和rack1均為高電平，電路進入評估階段，執(zhí)行f1＝x1×y1的邏輯功能，更新輸出f1；在f1為高電平的情況下，lack1隨即變?yōu)榈碗娖?，不再請求上一模塊信號輸入；在f1為低電平的情況下，lack1隨即變?yōu)楦唠娖剑埱笊弦荒K信號輸入；

32、pchb?merge有兩條數(shù)據(jù)輸入線x2和y2，一條數(shù)據(jù)輸出線f2，一條握手輸入線rack2，一條握手輸出線lack2；當(dāng)lack2和rack2均為高電平，電路進入評估階段時，執(zhí)行f2＝x2+y2的邏輯功能，更新輸出f2；

33、pchb?fork有一條數(shù)據(jù)輸入線i，兩條數(shù)據(jù)輸出線o1、o2，兩條握手輸入線rack3、rack4，一條握手輸出線lack5；o1的輸出由lack3和rack3的異步握手信號決定，當(dāng)lack3和rack3均為高電平，電路進入評估階段時，執(zhí)行o1＝i的邏輯功能，更新輸出o1；o2的輸出由lack4和rack4的異步握手信號決定，當(dāng)lack4和rack,4均為高電平，電路進入評估階段時，執(zhí)行o2＝i的邏輯功能，更新輸出o2。

34、優(yōu)選地，所述s3中，元胞型異步電路中四個方向的信號輸出，通過放置3個pchb?1×2-join元件實現(xiàn)：

35、對于西向輸出，放置1個1×2-join元件，輸入端口與w-decoder或g-decoder的兩條數(shù)據(jù)輸出線以及2×2-join的一條工作完成信號線相連，放置pchb?fork元件將兩個輸出端口線路分支為e’輸出線路和北向1×2-join輸入線路；三個握手輸出端口分別連接lack_o0,，lack_o1以及匯總2×2-join完成工作信號的pchb?merge的握手輸入線路；兩個握手輸入端口分別接收來自北向1×2-join的數(shù)據(jù)請求握手信號；

36、對于北向輸出，放置1個1×2-join元件，輸入端口與西向1×2-join的兩條輸出線路以及4×2-join的一條工作完成信號線相連，放置pchb?fork元件將兩個輸出端口線路分支為s’輸出線路和東向1×2-join輸入線路；三個握手輸出端口分別連接西向1×2-join的握手輸入線路以及匯總4×2-join完成工作信號的pchb?merge的握手輸入線路；兩個握手輸入端口分別接收來自東向1×2-join的數(shù)據(jù)請求握手信號；

37、對于東向和南向輸出，放置1個1×2-join元件，輸入端口與北向1×2-join的兩條輸出線路以及5×2-join的一條工作完成信號線相連，放置pchb?fork元件將兩個輸出端口線路分支為w’輸出線路和n’輸出線路；三個握手輸出端口分別連接北向1×2-join的握手輸入線路以及匯總5×2-join完成工作信號的pchb?merge的握手輸入線路；兩個握手輸入端口分別接收rack_w’和rack_n’的數(shù)據(jù)請求握手信號。

38、綜上所述，由于采用了上述技術(shù)方案，與現(xiàn)有技術(shù)相比，本發(fā)明至少具有以下有益效果：

39、本發(fā)明利用pchb技術(shù)實現(xiàn)棋盤元胞自動機的元胞單元，將元胞自動機的自組織性和并行特性延續(xù)到硬件層面，從而降低大規(guī)模異步電路的設(shè)計難度，提高可擴展性。