本發(fā)明涉及數(shù)據(jù)存儲(chǔ)領(lǐng)域，尤其涉及一種高速數(shù)據(jù)存儲(chǔ)系統(tǒng)。

背景技術(shù)：

fpga：field-programmablegatearray，現(xiàn)場(chǎng)可編程門陣列。

irig：inter-rangeinstrumentrationgroup，靶場(chǎng)間測(cè)量?jī)x器組。irig106是有美國(guó)靶場(chǎng)司令委員會(huì)(rcc)制定的數(shù)據(jù)記錄標(biāo)準(zhǔn)，用較經(jīng)濟(jì)的方法實(shí)現(xiàn)對(duì)多種數(shù)據(jù)的數(shù)字化和有效組合，目前靶場(chǎng)間測(cè)量?jī)x器組irig106(irig：inter-rangeinstrumentrationgroup)數(shù)字記錄標(biāo)準(zhǔn)已逐漸成為國(guó)際公認(rèn)的標(biāo)準(zhǔn)之一，采用基于irig106格式存儲(chǔ)是未來(lái)機(jī)載測(cè)試的發(fā)展方向。

fifo：firstinputfirstoutput的縮寫，先入先出隊(duì)列。

隨著技術(shù)的進(jìn)步，機(jī)載測(cè)試數(shù)需求不斷增長(zhǎng)，信息越多對(duì)事后的分析處理越方便，信息量的增加機(jī)載數(shù)據(jù)記錄的要求也隨之增加。

現(xiàn)有技術(shù)中，基于瞬時(shí)的高速記錄一般采用先寫入高速內(nèi)存緩存，事后慢速寫入存儲(chǔ)器的方式。但是這種方式不能滿足長(zhǎng)時(shí)間持續(xù)高速寫入的需求。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述技術(shù)問(wèn)題，本發(fā)明的目的是提供一種可滿足長(zhǎng)時(shí)間持續(xù)高速寫入的高速存儲(chǔ)系統(tǒng)。

本發(fā)明所采用的技術(shù)方案是：

一種基于fpga的irig106高速數(shù)據(jù)存儲(chǔ)系統(tǒng)，其利用fpga實(shí)現(xiàn)，包括多路采集模塊、irig106封裝模塊和存儲(chǔ)控制模塊；所述多路采集模塊的輸出端均與irig106封裝模塊的輸入端連接，所述irig106封裝模塊的輸出端與存儲(chǔ)控制模塊的輸入端連接，所述存儲(chǔ)控制模塊用于與外部存儲(chǔ)盤連接；所述多路采集模塊、irig106封裝模塊和存儲(chǔ)控制模塊并行運(yùn)行。

優(yōu)選的，所述采集模塊包括大fifo和小fifo；所述大fifo用于緩存數(shù)據(jù)量較大的采集數(shù)據(jù)，小fifo用于存儲(chǔ)當(dāng)前采集數(shù)據(jù)的長(zhǎng)度；采集模塊每次在大fifo中存儲(chǔ)完一數(shù)據(jù)包，在小fifo中存儲(chǔ)該數(shù)據(jù)包的長(zhǎng)度，即寫入的數(shù)據(jù)包與數(shù)據(jù)包長(zhǎng)度一一對(duì)應(yīng)。

優(yōu)選的，所述irig106封裝模塊包括多路數(shù)據(jù)混合子模塊和數(shù)據(jù)封裝子模塊，所述多路數(shù)據(jù)混合子模塊用于將多路采集模塊輸出的數(shù)據(jù)進(jìn)行數(shù)據(jù)混合，所述數(shù)據(jù)封裝子模塊用于將混合后的數(shù)據(jù)進(jìn)行數(shù)據(jù)封裝后輸出到存儲(chǔ)控制模塊。

優(yōu)選的，所述數(shù)據(jù)混合子模塊包括混合fifo；工作時(shí)，所述數(shù)據(jù)混合子模塊按照預(yù)先設(shè)定的采集緩沖數(shù)據(jù)的長(zhǎng)度，一次從多路采集模塊中讀取對(duì)應(yīng)的數(shù)據(jù)長(zhǎng)度及對(duì)應(yīng)的數(shù)據(jù)包，將數(shù)據(jù)包緩存在混合fifo中以供數(shù)據(jù)封裝子模塊讀取。

優(yōu)選的，工作時(shí)，所述數(shù)據(jù)混合子模塊記錄fifo中已緩存的總數(shù)據(jù)量和最后一包數(shù)據(jù)的數(shù)據(jù)量，當(dāng)總數(shù)據(jù)量超過(guò)設(shè)定封裝包大小時(shí)，將總數(shù)據(jù)量減去最后一包的數(shù)據(jù)量，形成當(dāng)前數(shù)據(jù)組包輸出到數(shù)據(jù)封裝子模塊。

優(yōu)選的，所述數(shù)據(jù)封裝子模塊用于將數(shù)據(jù)混合子模塊輸出的數(shù)據(jù)組包封裝成irig106封裝包；所述irig106封裝包包括irig106數(shù)據(jù)包和irig106時(shí)間包；所述irig106數(shù)據(jù)包含有采集到的數(shù)據(jù)組包，所述irig106時(shí)間包含有對(duì)數(shù)據(jù)組包進(jìn)行時(shí)間標(biāo)記的數(shù)據(jù)。

優(yōu)選的，所述存儲(chǔ)控制模塊包括文件管理子模塊、主控制器邏輯子模塊和物理接口子模塊；所述文件管理子模塊的輸出端與數(shù)據(jù)封裝子模塊的輸入端連接，所述數(shù)據(jù)封裝子模塊的輸出端與主控制器邏輯子模塊的輸入端連接，所述主控制器邏輯子模塊的輸出端與物理接口子模塊的輸入端連接，所述物理接口子模塊用于與外部存儲(chǔ)盤連接。

優(yōu)選的，所述文件管理子模塊用于對(duì)接收的irig106封裝包進(jìn)行自定義文件管理，所述自定義文件管理分為三個(gè)層次；第一層用于對(duì)數(shù)據(jù)段進(jìn)行管理，記錄存儲(chǔ)盤中存儲(chǔ)數(shù)據(jù)段的個(gè)數(shù)，第二層對(duì)文件索引的起始位置和結(jié)束位置進(jìn)行管理，指示一段數(shù)據(jù)段索引的開(kāi)始位置和結(jié)束位置，第三層對(duì)文件的名稱、開(kāi)始記錄時(shí)間、數(shù)據(jù)存儲(chǔ)的起始位置和結(jié)束位置進(jìn)行管理，在記錄開(kāi)始時(shí)存儲(chǔ)文件名稱，記錄的時(shí)間以及數(shù)據(jù)的起始位置，以后每一秒記錄一次當(dāng)前的時(shí)間以及當(dāng)前記錄位置。

優(yōu)選的，當(dāng)系統(tǒng)異常掉電時(shí)，通過(guò)自定義文件管理找到掉電前一秒記錄的結(jié)束位置，通過(guò)結(jié)束位置信息即恢復(fù)出完成的數(shù)據(jù)段。

優(yōu)選的，所述存儲(chǔ)控制模塊為sata控制模塊，所述存儲(chǔ)盤為sata硬盤，所述sata控制模塊用于實(shí)現(xiàn)sataii協(xié)議傳輸層、鏈路層以及物理層功能，兼容sata3.0標(biāo)準(zhǔn)。

本發(fā)明的有益效果是：

本發(fā)明提出一種基于fpga的高速存儲(chǔ)方案，通過(guò)在fpga內(nèi)部設(shè)計(jì)存儲(chǔ)控制器對(duì)存儲(chǔ)盤進(jìn)行直接操作，同時(shí)對(duì)數(shù)據(jù)存儲(chǔ)的過(guò)程進(jìn)行優(yōu)化，將數(shù)據(jù)處理階段和存儲(chǔ)階段分開(kāi)，充分利用fpga并行處理的優(yōu)勢(shì)，克服了現(xiàn)有基于嵌入式存儲(chǔ)方案速率較慢問(wèn)題，極大提高了數(shù)據(jù)的存儲(chǔ)速率。

另外，本發(fā)明還通過(guò)接收多路以太網(wǎng)數(shù)據(jù)，通過(guò)irig106封裝，最終通過(guò)sataii接口進(jìn)行高速存儲(chǔ)。用較經(jīng)濟(jì)的方法實(shí)現(xiàn)對(duì)多種數(shù)據(jù)的數(shù)字化和有效組合。采集模塊基于雙fifo的數(shù)據(jù)緩沖機(jī)制，基于fpga的irig106簡(jiǎn)化數(shù)據(jù)組幀格式，實(shí)現(xiàn)了對(duì)數(shù)據(jù)的快速、可靠地處理和存儲(chǔ)。基于自定義的文件管理方式，該管理分為三層，第一層記錄數(shù)據(jù)段的個(gè)數(shù)，第二層記錄文件索引的起始位置和結(jié)束位置，第三層記錄數(shù)據(jù)的名稱，每一秒的結(jié)束的數(shù)據(jù)記錄位置。最大程度地防止掉電或其它故障引起的數(shù)據(jù)丟失。

本發(fā)明可廣泛應(yīng)用于各種高速存儲(chǔ)系統(tǒng)。

附圖說(shuō)明

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步說(shuō)明：

圖1是本發(fā)明一種實(shí)施例的電路結(jié)構(gòu)框圖；

圖2是本發(fā)明sata控制模塊一種實(shí)施例的邏輯結(jié)構(gòu)示意圖。

具體實(shí)施方式

需要說(shuō)明的是，在不沖突的情況下，本申請(qǐng)中的實(shí)施例及實(shí)施例中的特征可以相互組合。

本發(fā)明基于fpga的irig106存儲(chǔ)系統(tǒng)，利用fpga的并行處理的特性，從采集、封裝、存儲(chǔ)實(shí)現(xiàn)并行處理，大大提高了存儲(chǔ)速率，如圖1所示。

本實(shí)施例以4路采集模塊為例，一種基于fpga的irig106高速數(shù)據(jù)存儲(chǔ)系統(tǒng)，其利用fpga實(shí)現(xiàn)，包括4路采集模塊、irig106封裝模塊和存儲(chǔ)控制模塊；4路采集模塊的輸出端均與irig106封裝模塊的輸入端連接，irig106封裝模塊的輸出端與存儲(chǔ)控制模塊的輸入端連接，存儲(chǔ)控制模塊用于與外部存儲(chǔ)盤連接；4路采集模塊、irig106封裝模塊和存儲(chǔ)控制模塊并行運(yùn)行。

4路采集模塊均接收以太網(wǎng)ethernet數(shù)據(jù)，采集模塊包括大fifo和小fifo；數(shù)據(jù)采集后通過(guò)雙fifo結(jié)構(gòu)對(duì)數(shù)據(jù)進(jìn)行緩存處理。雙fifo結(jié)構(gòu)即一大一小兩種容量fifo的組合在一起，大fifo用于緩存數(shù)據(jù)量較大的采集數(shù)據(jù)，小fifo則用于存儲(chǔ)當(dāng)前采集數(shù)據(jù)的長(zhǎng)度，每次在大fifo中存儲(chǔ)完一包數(shù)據(jù)，在小fifo中存儲(chǔ)數(shù)據(jù)包的長(zhǎng)度，即寫入的數(shù)據(jù)與長(zhǎng)度一一對(duì)應(yīng)。

本實(shí)施例中，irig106封裝模塊包括4路數(shù)據(jù)混合子模塊和數(shù)據(jù)封裝子模塊，4路數(shù)據(jù)混合子模塊用于將4路采集模塊輸出的數(shù)據(jù)進(jìn)行數(shù)據(jù)混合，數(shù)據(jù)封裝子模塊用于將混合后的數(shù)據(jù)進(jìn)行數(shù)據(jù)封裝后輸出到存儲(chǔ)控制模塊。

數(shù)據(jù)混合子模塊包括混合fifo；工作時(shí)，數(shù)據(jù)混合子模塊按照預(yù)先設(shè)定的采集緩沖數(shù)據(jù)的長(zhǎng)度，一次從4路采集模塊中讀取對(duì)應(yīng)的數(shù)據(jù)長(zhǎng)度及對(duì)應(yīng)的數(shù)據(jù)包，將數(shù)據(jù)包緩存在混合fifo中以供數(shù)據(jù)封裝子模塊讀取。

數(shù)據(jù)混合子模塊將4路采集數(shù)據(jù)混合：將4路數(shù)據(jù)包進(jìn)行封裝為一個(gè)大的數(shù)據(jù)包，用大數(shù)據(jù)包進(jìn)行存儲(chǔ)提高寫入速度。

具體的，數(shù)據(jù)包最關(guān)鍵的是有效數(shù)據(jù)包的長(zhǎng)度統(tǒng)計(jì)，由于接受的數(shù)據(jù)包長(zhǎng)度不固定，無(wú)法預(yù)測(cè)多個(gè)數(shù)據(jù)包的總長(zhǎng)度，irig106封裝模塊采用兩級(jí)處理方式，第一級(jí)負(fù)責(zé)數(shù)據(jù)混合(數(shù)據(jù)混合子模塊)，第二級(jí)負(fù)責(zé)數(shù)據(jù)的封裝(數(shù)據(jù)封裝子模塊)。數(shù)據(jù)混合子模塊按照采集緩沖數(shù)據(jù)的長(zhǎng)度，一次從4路采集的緩沖區(qū)(大fifo和小fifo)讀取對(duì)應(yīng)的數(shù)據(jù)長(zhǎng)度及對(duì)應(yīng)的數(shù)據(jù)，將數(shù)據(jù)從新讀出緩存在混合fifo中，同時(shí)記錄混合fifo中緩存的數(shù)據(jù)量以及最后一包數(shù)據(jù)包的數(shù)據(jù)量，當(dāng)總數(shù)據(jù)量超過(guò)設(shè)定封裝包大小時(shí)，將總數(shù)據(jù)量減去最后一包的數(shù)據(jù)量，形成當(dāng)前數(shù)據(jù)組包輸出到數(shù)據(jù)封裝子模塊。

本實(shí)施例中，數(shù)據(jù)封裝子模塊用于將數(shù)據(jù)混合子模塊輸出的數(shù)據(jù)組包封裝成irig106封裝包；irig106封裝包包括irig106數(shù)據(jù)包和irig106時(shí)間包；irig106數(shù)據(jù)包含有采集到的數(shù)據(jù)組包，irig106時(shí)間包含有對(duì)數(shù)據(jù)組包進(jìn)行時(shí)間標(biāo)記的數(shù)據(jù)。

具體的，irig106存儲(chǔ)格式本身與存儲(chǔ)盤關(guān)系比較緊密，需要對(duì)存儲(chǔ)盤進(jìn)行反復(fù)操作，本方案中將irig106存儲(chǔ)格式進(jìn)行簡(jiǎn)化，將irig106數(shù)據(jù)的封裝與數(shù)據(jù)存儲(chǔ)兩個(gè)過(guò)程進(jìn)行分離，減少關(guān)聯(lián)提高數(shù)據(jù)寫入速度。irig106封裝包分為兩種包格式：一種為irig106數(shù)據(jù)包，即采集到的數(shù)據(jù)包；一種為irig106時(shí)間包，即采集數(shù)據(jù)之外對(duì)數(shù)據(jù)進(jìn)行時(shí)間標(biāo)記包。數(shù)據(jù)封裝如表1-1所示，時(shí)間包封裝如表1-2所示，時(shí)間采集包可直接按照包格式組包，數(shù)據(jù)包需要對(duì)4路采集數(shù)據(jù)進(jìn)行混合在組包。

表1-1數(shù)據(jù)包封裝格式

表1-2時(shí)間包封裝格式

如圖2所示，本實(shí)施例中，存儲(chǔ)控制模塊為sata控制模塊，存儲(chǔ)盤為sata硬盤，sata控制模塊用于實(shí)現(xiàn)sataii協(xié)議傳輸層、鏈路層以及物理層功能，兼容sata3.0標(biāo)準(zhǔn)。sata控制模塊包括文件管理子模塊、主控制器邏輯子模塊和物理接口子模塊；文件管理子模塊的輸出端與數(shù)據(jù)封裝子模塊的輸入端連接，數(shù)據(jù)封裝子模塊的輸出端與主控制器邏輯子模塊的輸入端連接，主控制器邏輯子模塊的輸出端與物理接口子模塊的輸入端連接，物理接口子模塊用于與外部存儲(chǔ)盤連接。

sata控制模塊負(fù)責(zé)對(duì)sata固態(tài)盤進(jìn)行管理和數(shù)據(jù)讀寫，是存儲(chǔ)板的核心功能單元，采用fpga進(jìn)行設(shè)計(jì)，全面實(shí)現(xiàn)satai工協(xié)議傳輸層、鏈路層以及物理層功能，兼容sata3.0標(biāo)準(zhǔn)，最高支持6gbps速率，本設(shè)計(jì)中采用a1tera40nm系列fpga實(shí)現(xiàn)，sataii主控制器基本邏輯框圖如圖2所示，主要由3個(gè)功能模塊組成，分別為物理層接口子模塊sata_phy、主控制器邏輯子模塊logic_ctrl和文件管理子模塊。其中，文件管理子模塊還包括的用戶接口模塊user_inf和dma接口dma_inf。用戶接口模塊user_inf和dma接口dma_inf均與主控制邏輯子模塊logic_ctrl連接。用戶接口模塊user_inf用于接收小數(shù)據(jù)包；dma接口dma_inf用于接收大數(shù)據(jù)包。

本實(shí)施例中，文件管理子模塊用于對(duì)接收的irig106封裝包進(jìn)行自定義文件管理，自定義文件管理分為三個(gè)層次；第一層用于對(duì)數(shù)據(jù)段進(jìn)行管理，記錄存儲(chǔ)盤中存儲(chǔ)數(shù)據(jù)段的個(gè)數(shù)，第二層對(duì)文件索引的起始位置和結(jié)束位置進(jìn)行管理，指示一段數(shù)據(jù)段索引的開(kāi)始位置和結(jié)束位置，第三層對(duì)文件的名稱、開(kāi)始記錄時(shí)間、數(shù)據(jù)存儲(chǔ)的起始位置和結(jié)束位置進(jìn)行管理，在記錄開(kāi)始時(shí)存儲(chǔ)文件名稱，記錄的時(shí)間以及數(shù)據(jù)的起始位置，以后每一秒記錄一次當(dāng)前的時(shí)間以及當(dāng)前記錄位置。

本實(shí)施例中，當(dāng)系統(tǒng)異常掉電時(shí)，通過(guò)自定義文件管理找到掉電前一秒記錄的結(jié)束位置，通過(guò)結(jié)束位置信息即恢復(fù)出完成的數(shù)據(jù)段。這樣最多只丟失最后一秒的數(shù)據(jù)，通過(guò)該位置信息即可恢復(fù)出完成的數(shù)據(jù)段，可以保證異常掉電引起的數(shù)據(jù)丟失問(wèn)題。

本發(fā)明提出一種基于fpga的高速存儲(chǔ)方案，通過(guò)在fpga內(nèi)部設(shè)計(jì)存儲(chǔ)控制器對(duì)存儲(chǔ)盤進(jìn)行直接操作，同時(shí)對(duì)數(shù)據(jù)存儲(chǔ)的過(guò)程進(jìn)行優(yōu)化，將數(shù)據(jù)處理階段和存儲(chǔ)階段分開(kāi)，充分利用fpga并行處理的優(yōu)勢(shì)，克服了現(xiàn)有基于嵌入式存儲(chǔ)方案速率較慢問(wèn)題，極大提高了數(shù)據(jù)的存儲(chǔ)速率。

另外，本發(fā)明還通過(guò)接收多路以太網(wǎng)數(shù)據(jù)，通過(guò)irig106封裝，最終通過(guò)sataii接口進(jìn)行高速存儲(chǔ)。用較經(jīng)濟(jì)的方法實(shí)現(xiàn)對(duì)多種數(shù)據(jù)的數(shù)字化和有效組合。采集模塊基于雙fifo的數(shù)據(jù)緩沖機(jī)制，基于fpga的irig106簡(jiǎn)化數(shù)據(jù)組幀格式，實(shí)現(xiàn)了對(duì)數(shù)據(jù)的快速、可靠地處理和存儲(chǔ)。基于自定義的文件管理方式，該管理分為三層，第一層記記錄數(shù)據(jù)段的個(gè)數(shù)，第二層記錄文件索引的起始位置和結(jié)束位置，第三層記錄數(shù)據(jù)的名稱，每一秒的結(jié)束的數(shù)據(jù)記錄位置。最大程度地防止掉電或其它故障引起的數(shù)據(jù)丟失。

本發(fā)明可廣泛應(yīng)用于各種高速存儲(chǔ)系統(tǒng)。

以上是對(duì)本發(fā)明的較佳實(shí)施進(jìn)行了具體說(shuō)明，但本發(fā)明創(chuàng)造并不限于所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可做出種種的等同變形或替換，這些等同的變形或替換均包含在本申請(qǐng)權(quán)利要求所限定的范圍內(nèi)。