本實(shí)用新型屬于用于通過(guò)計(jì)算求函數(shù)值的設(shè)備或裝置技術(shù)領(lǐng)域，具體涉及到一種復(fù)數(shù)除加運(yùn)算裝置。

背景技術(shù)：

復(fù)數(shù)是高數(shù)的重要組成部分，在高等數(shù)學(xué)中，將復(fù)數(shù)與平面向量聯(lián)系起來(lái)，使復(fù)數(shù)在許多領(lǐng)域中得到廣泛的應(yīng)用，像數(shù)字信號(hào)處理，F(xiàn)FT算法，電學(xué)，磁學(xué)等。研究復(fù)數(shù)，就是要研究復(fù)數(shù)的算法。復(fù)數(shù)的算法中，有復(fù)數(shù)的除加算法。這種復(fù)合的復(fù)數(shù)的算法較為復(fù)雜，它涉及到復(fù)數(shù)的除法，以及復(fù)數(shù)的加法運(yùn)算。研究復(fù)數(shù)的除加運(yùn)算很有意義。目前，對(duì)于復(fù)數(shù)的除加運(yùn)算主要有以下二種：一是用筆來(lái)一步一步演算復(fù)數(shù)的除加運(yùn)算；二是依靠嵌入式的軟件實(shí)現(xiàn)復(fù)數(shù)的除加運(yùn)算,這種復(fù)數(shù)的除加運(yùn)算技術(shù)手段存在以下不足：需要浪費(fèi)大量的時(shí)間和精力，需要反復(fù)演算，結(jié)果容易出錯(cuò)、計(jì)算速度不高、成本較高、電路復(fù)雜、不具有遠(yuǎn)程通信接口、物聯(lián)能力有限。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的技術(shù)問(wèn)題在于克服上述復(fù)數(shù)計(jì)算設(shè)備的不足,提供一種設(shè)計(jì)合理、結(jié)構(gòu)簡(jiǎn)單、外圍元器件少、成本低、具有多種對(duì)外接口、便于與外圍設(shè)備聯(lián)網(wǎng)的復(fù)數(shù)除加運(yùn)算裝置。

解決上述技術(shù)問(wèn)題采用的技術(shù)方案是：具有：對(duì)裝置進(jìn)行控制的FPGA電路；PCI Express電路；該電路的輸出端接FPGA電路的輸入端；RS422驅(qū)動(dòng)電路，該電路的輸入端接FPGA電路的輸出端。

本實(shí)用新型的FPGA電路為：集成電路U1的83腳、81腳～79腳、76腳、71腳、69腳～67腳、61腳、60腳、57腳、56腳、54腳、52腳、48腳～45腳、42腳～40腳、37腳～35腳、32腳、31腳接PCI Express電路，集成電路U1的15腳、62腳、73腳、4腳依次接連接器J1的1腳～4腳，集成電路U4的87腳接晶振Y1的4腳，集成電路U4的92腳、93腳接RS422驅(qū)動(dòng)電路，集成電路U1的82腳、66腳、51腳、34腳、18腳、3腳、39腳、91腳接3V電源，集成電路U1的86腳、38腳、11腳、26腳、33腳、43腳、53腳、59腳、65腳、74腳、78腳、95腳接地，連接器J1的5腳接地，晶振Y1的1腳接3V電源、3腳接地；集成電路U1的型號(hào)為EPM3064ATI100-4，晶振Y1的型號(hào)為JHY50M。

本實(shí)用新型的RS422驅(qū)動(dòng)電路為：集成電路U2的1腳接5V電源、4腳接地、3腳和2腳就集成電路U1的92腳和93腳、5腳和6腳接連接器J2的1腳和2腳、8腳接電阻R1的一端和連接器J2的3腳、7腳接電阻R1的另一端和連接器J2的4腳；集成電路U2的型號(hào)為MAX488。

本實(shí)用新型的PCI Express電路為集成電路U3的11腳通過(guò)電阻R2接地、2腳通過(guò)電阻R3接地、3腳接電容C1的一端和連接器P1的26腳、6腳和7腳接連接器P1的24腳和23腳、12腳接電容C2的一端、13腳接電容C3的一端、16腳和15腳接連接器P1的14腳和15腳、21腳和20腳接集成電路U4的5腳和6腳、61腳和23腳以及22腳接集成電路U5的6腳和1腳以及2腳、5腳，集成電路U3的45腳、44腳、24腳、63腳、1腳、33腳、32腳、56腳～58腳、64腳、34腳～41腳、55腳～48腳依次接集成電路U1的83腳、81腳～79腳、76腳、71腳、69腳～67腳、61腳、60腳、57腳、56腳、54腳、52腳、48腳～45腳、42腳～40腳、37腳～35腳、32腳、31腳，集成電路U3的18腳、31腳、47腳、59腳接3V電源，集成電路U1的5腳、29腳、42腳、8腳、14腳接1.8V電源，集成電路U1的4腳、9腳、10腳、17腳、19腳、30腳、43腳、46腳、60腳接地，集成電路U4的8腳接3V電源且1腳～4腳、7腳接地，集成電路U5的8腳和7腳以及3腳接3V電源、4腳接地，連接器P1的36腳和17腳短接、21腳接電容C2的另一端、20腳接電容C3的另一端，連接器P1的1腳、2腳、34腳、35腳接12V電源的正極，連接器P1的10腳、8腳、27腳、28腳接3V電源、地端接地，電容C1的另一端接地；集成電路U3是型號(hào)為CH367L、集成電路U4的型號(hào)為AT24C02、集成電路U5的型號(hào)為AT25F512。

由于本實(shí)用新型采用了FPGA電路、RS422驅(qū)動(dòng)電路、PCI Express電路，F(xiàn)PGA電路接收到外部傳來(lái)的復(fù)數(shù)操作數(shù)數(shù)據(jù)，PCI Express電路局部總線的控制及轉(zhuǎn)換邏輯啟動(dòng)，產(chǎn)生復(fù)數(shù)操作數(shù)，并將其送入復(fù)數(shù)除加運(yùn)算邏輯的輸入端，F(xiàn)PGA電路啟動(dòng)串口通信的控制邏輯,將復(fù)數(shù)運(yùn)算的結(jié)果數(shù)據(jù)發(fā)送出去，本裝置具有設(shè)計(jì)合理、結(jié)構(gòu)簡(jiǎn)單、外圍元器件少、成本低、具有多種對(duì)外接口、便于與外圍設(shè)備聯(lián)網(wǎng)等優(yōu)點(diǎn)，可推廣應(yīng)用到復(fù)數(shù)運(yùn)算領(lǐng)域。

附圖說(shuō)明

圖1是本實(shí)用新型的電氣原理方框圖。

圖2是圖1中FPGA電路和RS422驅(qū)動(dòng)電路的電子線路原理圖。

圖3是圖1中PCI Express電路的電子線路原理圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說(shuō)明，但本實(shí)用新型不限于這些實(shí)施例。

實(shí)施例1

在圖1中，本實(shí)用新型復(fù)數(shù)除加運(yùn)算裝置由FPGA電路、RS422驅(qū)動(dòng)電路、PCI Express電路連接構(gòu)成，PCI Express電路的輸出端接FPGA電路的輸入端、FPGA電路的輸出端接RS422驅(qū)動(dòng)電路的輸入端。

在圖2中，本實(shí)施例的FPGA電路由集成電路U1、晶振Y1、連接器J1連接構(gòu)成，集成電路U1的型號(hào)為EPM3064ATI100-4，晶振Y1的型號(hào)為JHY50M。集成電路U1的83腳、81腳～79腳、76腳、71腳、69腳～67腳、61腳、60腳、57腳、56腳、54腳、52腳、48腳～45腳、42腳～40腳、37腳～35腳、32腳、31腳接PCI Express電路，集成電路U1的15腳、62腳、73腳、4腳依次接連接器J1的1腳～4腳，集成電路U4的87腳接晶振Y1的4腳，集成電路U4的92腳、93腳接RS422驅(qū)動(dòng)電路，集成電路U1的82腳、66腳、51腳、34腳、18腳、3腳、39腳、91腳接3V電源，集成電路U1的86腳、38腳、11腳、26腳、33腳、43腳、53腳、59腳、65腳、74腳、78腳、95腳接地，連接器J1的5腳接地，晶振Y1的1腳接3V電源、3腳接地。

在圖2中，本實(shí)施例的RS422驅(qū)動(dòng)電路由集成電路U2、電阻R1、連接器J2連接構(gòu)成，集成電路U2的型號(hào)為MAX488。集成電路U2的1腳接5V電源、4腳接地、3腳和2腳就集成電路U1的92腳和93腳、5腳和6腳接連接器J2的1腳和2腳、8腳接電阻R1的一端和連接器J2的3腳、7腳接電阻R1的另一端和連接器J2的4腳。

在圖3中，本實(shí)施例的PCI Express電路由集成電路U3、集成電路U4、電阻R2、電阻R3、電容C1～電容C3、連接器P1連接構(gòu)成，集成電路U3是型號(hào)為CH367L、集成電路U4的型號(hào)為AT24C02、集成電路U5的型號(hào)為AT25F512。集成電路U3的11腳通過(guò)電阻R2接地、2腳通過(guò)電阻R3接地、3腳接電容C1的一端和連接器P1的26腳、6腳和7腳接連接器P1的24腳和23腳、12腳接電容C2的一端、13腳接電容C3的一端、16腳和15腳接連接器P1的14腳和15腳、21腳和20腳接集成電路U4的5腳和6腳、61腳和23腳以及22腳接集成電路U5的6腳和1腳以及2腳、5腳，集成電路U3的45腳、44腳、24腳、63腳、1腳、33腳、32腳、56腳～58腳、64腳、34腳～41腳、55腳～48腳依次接集成電路U1的83腳、81腳～79腳、76腳、71腳、69腳～67腳、61腳、60腳、57腳、56腳、54腳、52腳、48腳～45腳、42腳～40腳、37腳～35腳、32腳、31腳，集成電路U3的18腳、31腳、47腳、59腳接3V電源，集成電路U1的5腳、29腳、42腳、8腳、14腳接1.8V電源，集成電路U1的4腳、9腳、10腳、17腳、19腳、30腳、43腳、46腳、60腳接地，集成電路U4的8腳接3V電源且1腳～4腳、7腳接地，集成電路U5的8腳和7腳以及3腳接3V電源、4腳接地，連接器P1的36腳和17腳短接、21腳接電容C2的另一端、20腳接電容C3的另一端，連接器P1的1腳、2腳、34腳、35腳接12V電源的正極，連接器P1的10腳、8腳、27腳、28腳接3V電源、地端接地，電容C1的另一端接地。

本實(shí)用新型的工作原理如下：

系統(tǒng)上電，集成電路U1電路開始初始化工作：包括PCI Express總線控制邏輯，兩個(gè)復(fù)數(shù)除法運(yùn)算邏輯，1個(gè)復(fù)數(shù)加法運(yùn)算邏輯，串口控制邏輯電路。與此同時(shí)，集成電路U3開始初始化，完成PCI Express總線到局部總線軟件配置工作。此后，電路接入正常的工作狀態(tài)。

首先，主控設(shè)備發(fā)送16字節(jié)的數(shù)據(jù)，數(shù)據(jù)信號(hào)從連接器P1的14腳、15腳輸出，輸入到集成電路U3，經(jīng)過(guò)集成電路U3的總線轉(zhuǎn)換處理，從集成電路U3的34腳～41腳輸出，輸入到集成電路U1的45腳～48腳、52腳、54腳、56腳、7腳。

其次，集成電路U1接收16字節(jié)的復(fù)數(shù)數(shù)據(jù)，并啟動(dòng)復(fù)數(shù)運(yùn)算，先進(jìn)行復(fù)數(shù)除法運(yùn)算，16字節(jié)的復(fù)數(shù)數(shù)據(jù)輸入，執(zhí)行復(fù)數(shù)除法運(yùn)算，得到2個(gè)4字節(jié)復(fù)數(shù)除法的結(jié)果；然后，2個(gè)除法的結(jié)果再執(zhí)行復(fù)數(shù)加法運(yùn)算，得到加法運(yùn)算的結(jié)果。

最后，集成電路U1啟動(dòng)串口通信的控制邏輯,將復(fù)數(shù)加法運(yùn)算的結(jié)果發(fā)送出去。數(shù)據(jù)信號(hào)從集成電路U1的92腳輸出，輸入的集成電路U2的3腳，經(jīng)過(guò)集成電路U2的電平變換處理，信號(hào)從集成電路U2的5腳、6腳輸出，輸入到連接器J2的引1腳、2腳，從連接器J2輸出復(fù)數(shù)除加運(yùn)算的結(jié)果。