本實(shí)用新型涉及中頻信號(hào)處理技術(shù)領(lǐng)域，特別涉及一種集中式加載的中頻信號(hào)處理模塊。

背景技術(shù)：

中頻信號(hào)處理模塊通常采用FPGA與DSP組合的方式實(shí)現(xiàn)信號(hào)處理，在復(fù)雜的中頻信號(hào)處理模塊中會(huì)采用多個(gè)FPGA和多個(gè)DSP實(shí)現(xiàn)復(fù)雜信號(hào)處理，因此，其中就會(huì)涉及到多個(gè)FPGA和多個(gè)DSP的程序加載，以往采用分散的一對(duì)一的加載方式，需要更多數(shù)量的芯片和電路板空間，而且FPGA的獨(dú)立加載芯片是專用的，成本較高。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型提供一種集中式加載的中頻信號(hào)處理模塊，有利于減少模塊的芯片數(shù)量、增強(qiáng)模塊的可靠性、降低成本。

本實(shí)用新型提供了一種集中式加載的中頻信號(hào)處理模塊，包括：多個(gè)FPGA(Field-Programmable Gate Array現(xiàn)場(chǎng)可編程門陣列)芯片、多個(gè)DSP(Digital Signal Processors數(shù)字信號(hào)處理器)芯片、CPLD(Complex Programmable Logic Device復(fù)雜可編程邏輯器件)芯片和大容量Flash(Flash Memory簡(jiǎn)稱Flash閃存)芯片，多個(gè)DSP芯片分別通過(guò)EMIF(External Memory Interface外部存儲(chǔ)器接口)總線與CPLD芯片連接，多個(gè)FPGA芯片分別通過(guò)被動(dòng)加載總線與CPLD芯片連接，CPLD芯片與大容量Flash芯片連接，大容量Flash芯片內(nèi)包括多個(gè)分區(qū)，多個(gè)DSP芯片和多個(gè)FPGA芯片的加載程序分別存儲(chǔ)在大容量Flash芯片的不同分區(qū)內(nèi)。

進(jìn)一步地，所述FPGA芯片為兩個(gè)。

進(jìn)一步地，其特征在于，所述DSP芯片為兩個(gè)。

與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果在于：

本實(shí)用新型將多個(gè)FPGA芯片和多個(gè)DSP芯片分別需要一加載程序的Flash芯片集中設(shè)計(jì)為一大容量Flash芯片，多個(gè)FPGA芯片和多個(gè)DSP芯片的加載程序分別才在大容量Flash芯片的不同分區(qū)內(nèi)，減少了flash芯片數(shù)量，增強(qiáng)了系統(tǒng)的可靠性，減少了電路板面積，降低了布線復(fù)雜度，同時(shí)降低了整板的成本。

附圖說(shuō)明

圖1為本實(shí)用新型提供的一種集中式加載的中頻信號(hào)處理模塊的原理框圖。

附圖標(biāo)記說(shuō)明：

1-FPGA芯片，2-DSP芯片，3-CPLD芯片，4-大容量Flash芯片。

具體實(shí)施方式

下面結(jié)合附圖，對(duì)本實(shí)用新型的一個(gè)具體實(shí)施方式進(jìn)行詳細(xì)描述，但應(yīng)當(dāng)理解本實(shí)用新型的保護(hù)范圍并不受具體實(shí)施方式的限制。

如圖1所示，本實(shí)用新型實(shí)施例提供的一種集中式加載的中頻信號(hào)處理模塊，包括：多個(gè)FPGA芯片1、多個(gè)DSP芯片2、CPLD芯片3和大容量Flash芯片4，多個(gè)DSP芯片2分別通過(guò)EMIF總線與CPLD芯片3連接，多個(gè)FPGA芯片1分別通過(guò)被動(dòng)加載總線與CPLD芯片3連接，CPLD芯片3與大容量Flash芯片4連接，大容量Flash芯片4內(nèi)包括多個(gè)分區(qū)，多個(gè)DSP芯片2和多個(gè)FPGA芯片1的加載程序分別存儲(chǔ)在大容量Flash芯片4的不同分區(qū)內(nèi)。

多個(gè)FPGA芯片1和多個(gè)DSP芯片2的加載程序分別存儲(chǔ)在大容量Flash芯片4的不同分區(qū)內(nèi)，與傳統(tǒng)的多個(gè)FPGA芯片1和多個(gè)DSP芯片2分別需要一個(gè)存儲(chǔ)加載程序的Flash芯片相比較，減少了flash芯片數(shù)量，增強(qiáng)了系統(tǒng)的可靠性，減少了電路板面積，降低了布線復(fù)雜度，同時(shí)降低了整板的成本。

進(jìn)一步地，所述FPGA芯片1為兩個(gè)。

進(jìn)一步地，所述DSP芯片2為兩個(gè)。

大容量Flash芯片4中的程序固化通過(guò)DSP芯片2的EMIF總線實(shí)現(xiàn)。

多個(gè)DSP芯片2和多個(gè)FPGA芯片1的加載必須按照固定順序進(jìn)行，CPLD芯片3通過(guò)EMIF總線實(shí)現(xiàn)DSP芯片2的程序加載，F(xiàn)PGA芯片1的程序加載通過(guò)CPLD芯片3被動(dòng)加載實(shí)現(xiàn)的。

以上公開的僅為本實(shí)用新型的幾個(gè)具體實(shí)施例，但是，本實(shí)用新型實(shí)施例并非局限于此，任何本領(lǐng)域的技術(shù)人員能思之的變化都應(yīng)落入本實(shí)用新型的保護(hù)范圍。