本公開涉及接收電路、用于調整接收電路中的定時的方法以及半導體器件。

背景技術：

半導體器件(例如動態(tài)隨機存取存儲器(DRAM))存儲系統(tǒng)的器件所使用的數據。作為半導體器件的雙倍數據速率(DDR)存儲器在時鐘信號或選通信號的上升沿和下降沿二者上接收并輸出數據。DDR存儲器提高系統(tǒng)的操作速度。

系統(tǒng)的器件向存儲器提供指令，并且存儲器根據該指令而被操作。例如，器件向存儲器提供讀取指令和讀取地址。存儲器基于讀取指令從單元陣列讀取與讀取地址對應的數據。存儲器生成數據選通信號，并且與數據選通信號同步地輸出讀取數據。系統(tǒng)中的器件包括用于接收來自存儲器的讀取數據和數據選通信號的接收電路。接收電路調整數據選通信號的定時，并且根據數據選通信號來取回讀取數據。

讀取數據與數據選通信號之間的相對定時(相位)差可能造成讀取數據的誤差。由此，器件包括用于調整數據選通信號相對于讀取數據的定時的電路。日本公開特許公報第2012-27734號、第2012-58997號以及第2013-58209號描述了用于調整數據選通信號的定時的電路。

在該系統(tǒng)中，器件包括：核心電路(例如CPU)，其控制器件與存儲器之間的數據的輸入和輸出；以及用于控制存儲器的控制電路(即存儲控制器(MC))。核心電路和控制電路根據被用于操作系統(tǒng)中的器件的內部時鐘信號(例如系統(tǒng)時鐘信號)來接收和輸出數據。在根據數據選通信號接收讀取數據之后，接收電路根據內部時鐘信號輸出讀取數據。

由于各種因素(包括器件的操作電壓的變化和溫度改變)而在內部時鐘信號與數據選通信號之間出現相對定時差(被稱為VT漂移)。內部時鐘信號與數據選通信號之間的這樣的定時差可能造成根據內部時鐘信號 從接收電路輸出的讀取數據的誤差。

技術實現要素：

本公開的一個方面是接收電路，其包括：控制信號生成電路；第一異步傳輸電路；模式數據生成電路；第二異步傳輸電路；確定電路；以及設定值計算電路?？刂菩盘柹呻娐飞桑夯谶x通信號的第一使能信號；基于讀取控制信號、傳輸設定值以及核心時鐘信號的指針控制信號；以及基于指針控制信號和核心時鐘信號的第二使能信號。第一異步傳輸電路基于第一使能信號和選通信號對接收數據進行鎖存，并且基于第二使能信號和核心時鐘信號輸出與經鎖存的接收數據對應的輸出數據。模式數據生成電路根據第一使能信號生成確定模式數據，并且根據第一使能信號的變化來使確定模式數據的邏輯反相。第二異步傳輸電路基于第一使能信號和選通信號對確定模式數據進行鎖存，并且基于第二使能信號和核心時鐘信號來輸出與經鎖存的確定模式數據對應的確定數據。確定電路基于從第二異步傳輸電路輸出的確定數據確定用于生成指針控制信號的定時。設定值計算電路基于確定電路的確定結果計算傳輸設定值。

本公開的方面減少了讀取數據的誤差。

從結合附圖通過示例的方式說明本公開原理的下面的描述中，本公開的其它方面和優(yōu)點將變得明顯。

附圖說明

實施方式通過示例的方式示出，并且不受附圖限制，在附圖中，相同的附圖標記指代類似的元件。附圖中的元件被簡單清楚地示出，并且不一定按比例繪制。在附圖中，貫穿全文相同的附圖標記用于相同的元件。

圖1是示出包括接收電路的第一實施方式的系統(tǒng)的示意性塊電路圖；

圖2是示出圖1中所示的接收電路的一部分的示意性塊電路圖；

圖3A和3B是示出控制信號生成電路的第一BL計數器和第二BL計數器的示意性電路圖；

圖4是示出控制信號生成電路的指針控制電路和第三BL計數器的示意性電路圖；

圖5是示出異步傳輸電路的示意性電路圖；

圖6是示出模式數據生成電路和異步傳輸電路的示意性電路圖；

圖7是示出確定電路、設定值計算電路以及延時補償電路的示意性電路圖；

圖8是示出設定值計算電路的操作的示意性流程圖；

圖9是示出異步傳輸電路的操作的示意性定時圖；

圖10是示出用于設置傳輸設定值的過程的示意性定時圖；

圖11至圖13是示出模式數據生成電路、異步傳輸電路以及確定電路的操作的示意性定時圖；

圖14是示出接收電路的操作的示意性定時圖；

圖15是示出相關技術的系統(tǒng)的比較例的塊電路圖；

圖16是示出與數據變化相關的傳輸設定值和窗口的示意性定時圖；

圖17是示出窗口和高速率的傳輸設定值的示意性定時圖；

圖18是示出接收電路的第二實施方式的一部分的示意性塊圖；

圖19是示出圖18中所示的設定值計算電路的操作的示意性流程圖；以及

圖20是示出第二實施方式的接收電路的操作的示意性定時圖。

具體實施方式

第一實施方式

現在將描述第一實施方式。如圖1所示，系統(tǒng)10包括器件11和存儲器12，器件11包括半導體器件，存儲器12連接至器件11。器件11為例如半導體大規(guī)模集成電路(LSI)，并且包括外圍電路以及可以是中央處理單元(CPU)的核心電路。器件11是例如其中核心電路和外圍電路被安裝在一個芯片上的片上系統(tǒng)(SoC)。存儲器12是同步半導體存儲器件和例如雙倍數據速率3同步動態(tài)隨機存取存儲器(DDR3-SDRAM)。

器件11包括：根據核心時鐘信號CKc操作的存儲控制器21；以及布置在存儲控制器21與存儲器12之間的接口電路22。存儲控制器21基于來自器件11的核心電路(未示出)的請求通過接口電路22來訪問存儲 器12。存儲控制器21響應于來自核心電路的讀取請求生成例如讀取指令RRQ和讀取控制信號RCNT。存儲控制器21向接口電路22發(fā)送傳輸初值FSO。

接口電路22包括傳送電路23和接收電路24。傳送電路23從核心時鐘信號CKc中生成時鐘信號CKT。傳送電路23還基于存儲控制器21提供的讀取指令RRQ生成讀取命令RCMD。傳送電路23被連接至輸出緩沖電路25a、25b。輸出緩沖電路25a從時鐘信號CKT中生成時鐘信號CK。時鐘信號CK通過第一傳送線被提供至存儲器12。輸出緩沖電路25b從讀取命令RCMD中生成命令CMD。命令CMD通過第二傳送線被提供至存儲器12。

存儲器12根據時鐘信號CK接收命令CMD。雖然在附圖中未示出，但是存儲器12根據時鐘信號CK接收來自器件11的讀取地址。存儲器12基于命令CMD執(zhí)行讀取操作。在讀取操作中，存儲器12從與讀取地址對應的存儲單元中取回與突發(fā)長度(BL)對應的量的數據。換言之，突發(fā)長度與存儲器12響應于一個讀取命令RCMD而連續(xù)輸出的數據的量對應。突發(fā)長度例如通過存儲控制器21來設置。在第一實施方式中，突發(fā)長度被設置成例如“8”。存儲器12輸出數據DQ和數據選通信號DQS。數據DQ和數據選通信號DQS分別通過第三傳送線和第四傳送線被提供至器件11。

器件11被連接至輸入緩沖電路27a、27b。輸入緩沖電路27a從數據選通信號DQS中生成接收選通信號RDQS。輸入緩沖電路27b從數據DQ中生成接收數據RDQ。

在用于取回并輸出(傳輸)接收數據RDQ(數據DQ)的過程中，接收電路24執(zhí)行從接收選通信號RDQS至核心時鐘信號CKc的時鐘置換。接收電路24基于傳輸設定值FSP(開始為傳輸初始值FSO)來設置用于從接收選通信號RDQS至核心時鐘信號CKc的時鐘置換的定時。另外，接收電路24根據接收選通信號RDQS相對于本置換定時的推遲或提前來調整時鐘置換定時的設定值。

以下時段被設置成讀取延時(RL)：自接口電路22接收來自存儲控制器21的讀取指令RRQ至接口電路22向存儲控制器21輸出(傳輸)讀取數據RD的時段。讀取延時例如通過核心時鐘信號CKc的周期次數來表示。以下時段被稱為往返時間(RTT)：自接口電路22輸出讀取命令RCMD(命令CMD)至接口電路22接收與讀取命令RCMD對應的數據 DQ的時段。

往返時間根據系統(tǒng)10的環(huán)境溫度的改變以及系統(tǒng)10操作時的供電電壓的變化(下文中，被稱為VT漂移)而改變。VT漂移造成時鐘置換定時(設定值)與接收選通信號RDQS之間的相對定時差。這樣的定時差阻礙了使用高頻時鐘信號和選通信號的高速數據傳輸。接收電路24根據允許取回接收數據RDQ的有效窗口范圍內的核心時鐘信號CKc來取回接收數據RDQ。接收電路24基于數據選通信號DQS(接收數據選通信號RDQS)來調整用于取回接收數據RDQ的定時。

根據核心時鐘信號CKc操作的存儲控制器21輸出讀取請求，并且在與設定的讀取延時對應的周期之后，接收讀取數據RD。在這種情況下，如果根據核心時鐘信號CKc來調整用于取回接收數據RDQ的定時，則存儲控制器21接收到的讀取數據RD的延時可能偏離設定的讀取延時。由此，接收電路24根據存儲控制器21的讀取延時來補償用于輸出讀取數據RD的定時。也就是說，接收電路24補償傳輸至存儲控制器21的讀取數據RD的延時。

接收電路24包括延遲鎖相環(huán)(DLL)電路31a、31b。DLL電路31a接收讀取控制信號RCNT和核心時鐘信號CKc。DLL電路31a例如通過存儲控制器21被設置第一延遲值。DLL電路31a根據第一延遲值通過使讀取控制信號RCNT延遲來生成門信號SG0，并且根據核心時鐘信號CKc來輸出門信號SG0。存儲控制器21考慮存儲器12中的延時，并且在與接收電路24從存儲器12取回數據DQ的定時對應的時段內輸出H電平讀取控制信號RCNT。

根據所連接的存儲器12設置DLL電路31a的第一延遲值。存儲控制器21例如在給定定時處執(zhí)行訓練處理，并且將DLL電路31a設置為與訓練處理結果對應的第一延遲值。訓練處理校正(調整)接收電路24取回數據DQ時的定時。例如，在激活器件11的給定定時處，或者在器件11的操作期間不訪問存儲器12的任何定時處，存儲控制器21執(zhí)行該訓練處理。訓練處理防止在不需要取回數據的時段期間取回錯誤的數據。

回送輸入輸出電路26(LBIO)包括緩沖電路26a、26b。緩沖電路26a具有與輸出緩沖電路25a、25b相同的電特性，并且響應于輸入信號來輸出輸出信號。緩沖電路26a中的輸出信號相對于輸入信號的延遲時間(延遲時間特性)與輸出緩沖電路25a、25b的延遲時間特性相同。緩沖電路26b具有與輸入緩沖電路27a、27b相同的電特性(延遲時間特性)。 回送輸入輸出電路26使門信號SG0延遲，并生成延遲門信號SG1。

當延遲門信號SG1處于激活時，門電路32輸出接收選通信號RDQS。門電路32是例如邏輯AND操作電路，并且輸出內部選通信號IDQS，內部選通信號IDQS是從對延遲門信號SG1和接收選通信號RDQS執(zhí)行AND操作的結果中獲得的。

將延遲鎖相環(huán)(DLL)電路31b設置為第二延遲值。DLL電路31b根據第二延遲值通過使內部選通信號IDQS延遲來生成延遲選通信號DQSd，并且根據核心時鐘信號CKc輸出延遲選通信號DQSd。根據延遲選通信號DQSd的周期或數據選通信號DQS(內部選通信號IDQS)的周期來設置DLL電路31b的第二延遲值。例如，通過使用內部選通信號IDQS的周期的四分之一(90度相位)作為參考值的訓練處理來設置DLL電路31b的第二延遲值。

異步傳輸電路33接收接收數據RDQ。異步傳輸電路33被提供延遲選通信號DQSd和核心時鐘信號CKc。異步傳輸電路33還被提供來自控制信號生成電路35的使能信號EN1、EN2。

異步傳輸電路33為異步先進先出(FIFO)電路。異步傳輸電路33基于使能信號EN1來啟動輸入功能，并且根據延遲選通信號DQSd對接收數據RDQ進行鎖存。異步傳輸電路33在延遲選通信號DQSd的上升沿和下降沿二者上對具有與突發(fā)長度對應的數據量的接收數據RDQ進行鎖存。異步傳輸電路33基于使能信號EN2啟動輸出功能，并且根據核心時鐘信號CKc來輸出與經鎖存的接收數據RDQ對應的輸出數據CD。

延時補償電路34根據在延時補償電路34中設置的延遲量使異步傳輸電路33的輸出數據CD延遲，并且輸出讀取數據RD。延時補償電路34基于延時設定值FSL來設置讀取數據RD相對于輸出數據CD的延遲量。

控制信號生成電路35被提供來自設定值計算電路39的傳輸設定值FSP?？刂菩盘柹呻娐?5還被提供核心時鐘信號CKc、延遲選通信號DQSd以及讀取控制信號RCNT。圖1中所示的存儲控制器21通過訓練處理來確定傳輸初值FSO，并且將傳輸初值FSO提供給設定值計算電路39。設定值計算電路39根據傳輸初值FSO計算傳輸設定值FSP。

控制信號生成電路35從延遲選通信號DQSd中生成第一使能信號EN1?？刂菩盘柹呻娐?5還基于傳輸設定值FSP、讀取控制信號RCNT以及核心時鐘信號CKc生成第二使能信號EN2?？刂菩盘柹呻娐?5 基于傳輸設定值FSP和核心時鐘信號CKc通過使讀取控制信號RCNT延遲來生成延遲信號。控制信號生成電路35基于延遲信號和核心時鐘信號CKc生成第二使能信號EN2。

模式數據生成電路36(PG)根據使能信號EN1輸出確定模式數據TD。模式數據生成電路36根據使能信號EN1的變化來使確定模式數據TD的邏輯值反相。例如，無論何時輸入使能信號EN1(例如，在使能信號EN1的各上升沿)，模式數據生成電路36都使確定模式數據TD的邏輯值反相。由此，確定模式數據TD的邏輯值根據使能信號EN1而交替地變成“0”、“1”、“0”...。

控制信號生成電路35對延遲選通信號DQSd進行計數并生成使能信號EN1。存儲器12在數據選通信號DQS的上升沿和下降沿的定時處輸出具有突發(fā)長度的數據DQ。接收電路24的DLL電路31b使內部選通信號IDQS(即接收選通信號RDQS)延遲，并且生成延遲選通信號DQSd。由此，無論何時輸入具有與突發(fā)長度對應的脈沖的延遲選通信號DQSd，模式數據生成電路36都能通過使使能信號EN1的邏輯值反相來生成確定模式數據TD。

以與異步傳輸電路33相同的方式，異步傳輸電路37被提供延遲選通信號DQSd、核心時鐘信號CKc以及使能信號EN1、EN2。

異步傳輸電路37是異步先進先出(FIFO)電路。異步傳輸電路37基于使能信號EN1來啟動輸入功能，并且根據延遲選通信號DQSd來對確定模式數據TD進行鎖存。異步傳輸電路37基于使能信號EN2來啟動輸出功能，并且根據核心時鐘信號CKc來輸出與被延遲的確定模式數據TD對應的確定數據CT。

確定數據CT、核心時鐘信號CKc以及使能信號EN2被提供至確定電路38。確定電路38基于使能信號EN2生成期望值數據。另外，無論何時接收到使能信號EN2，確定電路38都使期望值數據的邏輯值反相。在本實施例中，以與通過模式數據生成電路36生成的確定模式數據TD相同的方式，無論何時接收到使能數據EN2，確定電路38都使期望值數據的邏輯值交替地變成“0”、“1”、“0”...。確定電路38將確定數據CT與期望值數據進行比較，并且根據比較結果生成確定信號EX。

設定值計算電路39被提供來自存儲控制器21的傳輸初值FSO。設定值計算電路39基于從確定電路38提供的確定信號EX來計算傳輸設定 值FSP，并且將傳輸設定值FSP提供給控制信號生成電路35。設定值計算電路39還基于從確定電路38提供的確定信號EX來計算延時設定值FSL，并且將延時設定值FSL提供給延時補償電路34。

如圖2中所示，控制信號生成電路35包括突發(fā)長度(BL)計數器41、42、44以及指針控制電路43。

BL計數器41、42均為例如四進制獨熱態(tài)計數器。BL計數器41、42用于生成第一使能信號EN1。BL計數器41對延遲選通信號DQSd的上升沿(正向沿)進行計數，并且生成使能信號CP0至CP3。BL計數器42對延遲選通信號DQSd的下降沿(負向沿)進行計數，并且生成使能信號CN0至CN3。在本實施例中，當對延遲選通信號DQSd的下降沿進行計數時，BL計數器42使用具有延遲選通信號DQSd的反相邏輯的反相選通信號xDQSd。使能信號CP0至CP3均是正相使能信號的一個示例。使能信號CN0至CN3均是負相使能信號的一個示例。

如圖3A中所示，BL計數器41包括四個觸發(fā)(FF)電路51a至51d。FF電路51a至51d是例如D型觸發(fā)電路。延遲選通信號DQSd被提供至FF電路51a至51d的時鐘端子。FF電路51a至51c的輸出端子(Q)被分別連接至FF電路51b至51d的輸入端子(數據端子D)。FF電路51d的輸出端子(Q)被連接至FF電路51a的輸入端子(數據端子D)。當通過例如提供至預設端子(未示出)的L電平信號重置時，FF電路51a輸出H電平使能信號CP0。當通過例如提供至預設端子(未示出)的L電平信號重置時，FF電路51b至51d輸出L電平使能信號CP1至CP3。FF電路51a至51d根據H電平延遲選通信號DQSd輸出具有與數據端子相同電平的使能信號CP0至CP3。使能信號CP0至CP3被包括在圖1中所示的使能信號EN1中。

如圖3B中所示，BL計數器42包括四個觸發(fā)(FF)電路52a至52d。FF電路52a至52d是例如D型觸發(fā)電路。反相選通信號xDQSd被提供至FF電路52a至52d的時鐘端子。例如，當反相器電路(未示出)使從圖1中所示的DLL電路31b輸出的延遲選通信號DQSd邏輯反相時，生成反相選通信號xDQSd。反相器電路可以被包括在控制信號生成電路35中(例如BL計數器42的前級)，或者可以被包括在DLL電路31b中。延遲選通信號DQSd的下降沿的定時與反相選通信號xDQSd的上升沿的定時相同。由此，與BL計數器41為相同電路的BL計數器42被提供反相選通信號xDQSd，并且生成與延遲選通信號DQSd的下降沿(負向沿) 對應的使能信號CN0至CN3。

FF電路52a至52c的輸出端子(Q)被分別連接至FF電路52b至52d的輸入端子(數據端子D)。FF電路52d的輸出端子(Q)被連接至FF電路52a的輸入端子(數據端子D)。當通過例如提供至預設端子(未示出)的L電平信號重置時，FF電路52a輸出H電平使能信號CN0。當通過例如提供至預設端子(未示出)的L電平信號重置時，FF電路52b至52d輸出L電平使能信號CN1至CN3。FF電路52a至52d根據H電平反相選通信號xDQSd輸出具有與數據端子相同電平的使能信號CN0至CN3。使能信號CN0至CN3被包括在圖1中所示的使能信號EN1中。

如圖4中所示，指針控制電路43包括觸發(fā)(FF)電路53a、53b、53c、...、53n-1、53n以及多路復用器54(MUX)。FF電路53至53n是例如D型觸發(fā)電路。FF電路53a至53n被串聯連接。也就是說，第一級中的FF電路53a的輸出端子(Q)被連接至第二級中的FF電路53b的輸入端子(數據端子D)。FF電路53b的輸出端子(Q)被連接至第三級中的FF電路53c的輸入端子(數據端子D)。第(n-1)級中的FF電路53n-1的輸出端子(Q)被連接至第(n)級中的FF電路53n的輸入端子(數據端子D)。

核心時鐘信號CKc被提供至FF電路53a至53n的時鐘端子。讀取控制信號RCNT被提供至第一FF電路53a的輸入端子(數據端子D)。FF電路53a至53n根據H電平核心時鐘信號CKc分別輸出具有與數據端子相同電平的信號RCa至RCn。信號RCa至RCn被提供至多路復用器54。

多路復用器54被提供傳輸設定值FSP。多路復用器54根據傳輸設定值FSP選擇信號RCa至RCn中的一個，并且輸出具有與所選信號相同電平的指針控制信號PCNT。

讀取控制信號RCNT被提供至FF電路53a。FF電路53a至53n-1的輸出信號RCa至RCn-1被分別提供至FF電路53b至53n的數據端子。由此，FF電路53a至53n根據核心時鐘信號CKc順序發(fā)送讀取控制信號RCNT。換言之，FF電路53a至53n使讀取控制信號RCNT延遲，并且分別輸出信號RCa至RCn。FF電路53a至53n中的每一個的延遲時間與核心時鐘信號CKc的一個周期對應。多路復用器54根據傳輸設定值FSP選擇信號RCa至RCn中的一個。由此，通過使讀取控制信號RCNT延遲達與傳輸設定值FSP對應的核心時鐘信號CKc的周期次數，指針控 制信號43生成指針控制信號PCNT。指針控制信號PCNT被提供至BL計數器44。

BL計數器44是例如四進制獨熱態(tài)計數器。BL計數器44用于生成第二使能信號EN2。BL計數器44對核心時鐘信號CKc進行計數，并且生成使能信號C00至C03。

BL計數器44包括四個觸發(fā)(FF)電路55a至55d。FF電路55a至55d是例如D型觸發(fā)電路。

FF電路55a包括使能端子(EN)，并且指針控制信號PCNT被提供至使能端子(EN)。核心時鐘信號CKc被提供至FF電路55a至55d的時鐘端子。FF電路55a至55c的輸出端子(Q)被分別連接至FF電路55b至55d的輸入端子(數據端子)。FF電路55d的輸出端子(Q)被連接至FF電路55a的輸入端子(數據端子)。

當例如通過提供至預設端子(未示出)的L電平信號重置時，FF電路55a輸出H電平使能信號C00。當例如通過提供至預設端子(未示出)的L電平信號重置時，FF電路55b至55d輸出L電平使能信號C01至C03。當指針控制信號PCNT是H電平時，FF電路55a根據核心時鐘信號CKc輸出具有與數據端子相同電平的使能信號C00。FF電路55b至55d根據使能信號C00至C02分別輸出使能信號C01至C03。FF電路55a基于使能信號C03輸出使能信號C00。使能信號C00至C03被包括在圖1中所示的使能信號EN2中。

如圖2中所示，異步傳輸電路33包括第一鎖存電路33a和第二鎖存電路33b。第一鎖存電路33a是第一鎖存電路的一個示例。第二鎖存電路33b是第二鎖存電路的一個示例。

第一鎖存電路33a被提供延遲選通信號DQSd、反相選通信號xDQSd、以及使能信號CP0至CP3、CN0至CN3。第二鎖存電路33b被提供核心時鐘信號CKc和使能信號C00至C03。

如圖5中所示，第一鎖存電路33a包括八個觸發(fā)(FF)電路610至617。FF電路610至617是例如D型觸發(fā)電路。接收數據RDQ被提供至FF電路610至617的輸入端子(數據端子D)。

使能信號CP0至PC3被分別提供至FF電路610、612、614、616的使能端子(EN)。延遲選通信號DQSd被提供至FF電路610、612、614、616的時鐘端子。當使能信號CP0至CP3是H電平時，FF電路610、612、 614、616根據H電平延遲選通信號DQSd對接收數據RDQ進行鎖存，并且輸出具有與經鎖存的接收數據RDQ相同電平的信號DD0、DD2、DD4、DD6。也就是說，FF電路610、612、614、616在延遲選通信號DQSd的上升沿的定時處對接收數據RDQ進行鎖存，并且分別輸出具有與經鎖存的接收數據RDQ相同電平的信號DD0、DD2、DD4、DD6。

使能信號CN0至CN3被分別提供至FF電路611、613、615、617的使能端子(EN)。反相選通信號xDQSd被提供至FF電路611、613、615、167的時鐘端子。當使能信號CN0至CN3是H電平時，FF電路611、613、615、617根據H電平反相選通信號xDQSd對接收數據RDQ進行鎖存，并且分別輸出具有與經鎖存的接收數據RDQ相同電平的信號DD1、DD3、DD5、DD7。也就是說，FF電路611、613、615、617在延遲選通信號DQSd的下降沿的定時處對接收數據RDQ進行鎖存，并且分別輸出具有與經鎖存的接收數據RDQ對應的電平的信號DD1、DD3、DD5、DD7。

第二鎖存電路33b包括八個觸發(fā)(FF)電路620至627。FF電路620至627是例如D型觸發(fā)電路。

核心時鐘信號CKc被提供至FF電路620至627的時鐘端子。信號DD0至DD7被提供至FF電路620至627的輸入端子(數據端子D)。使能信號C00被提供至FF電路620、621的使能端子(EN)。使能信號C01被提供至FF電路622、623的使能端子(EN)。使能信號C02被提供至FF電路624、625的使能端子(EN)。使能信號C03被提供至FF電路626、627的使能端子(EN)。

當使能信號C00是H電平時，FF電路620、621根據H電平核心時鐘信號CKc對信號DD0、DD1進行鎖存，并且分別輸出具有與經鎖存的信號DD0、DD1相同電平的輸出數據CD0、CD1。以相同方式，當使能信號C01至C03是H電平時，FF電路622至627根據H電平核心時鐘信號CKc對信號DD2至DD7進行鎖存，并且分別輸出具有與經鎖存的信號DD2至DD7相同電平的輸出數據CD2至CD7。

由此，第一鎖存電路33a對接收數據RDQ進行鎖存，并且在取決于延遲選通信號DQSd的定時處生成信號DD0至DD7。第一鎖存電路33a屬于DQS域。第二鎖存電路33b對信號DD0至DD7進行鎖存，并且在取決于核心時鐘信號CKc的定時處生成輸出數據CD0至CD7。第二鎖存電路33b屬于核心時鐘域。

如圖6中所示，模式數據生成電路36包括第一數據生成電路36a和第二數據生成電路36b。

第一數據生成電路36a基于延遲選通信號DQSd和使能信號CP3生成確定模式數據TDa。確定模式數據TDa是第一確定模式數據的一個示例。

第一數據生成電路36a包括FF電路71a和反相器電路72a。FF電路71a是例如包括使能端子(EN)的D觸發(fā)電路。延遲選通信號DQSd被提供至FF電路71a的時鐘端子。使能信號CP3被提供至FF電路71a的使能端子(EN)。FF電路71a的輸出端子被連接至反相器電路72a的輸入端子。反相器電路72a的輸出端子被連接至FF電路71a的數據輸入端子。

在使能信號CP3為H電平的時段中，基于延遲選通信號DQSd的上升沿，FF電路71a輸出具有與數據輸入端子相同電平的確定模式數據TDa。反相器電路72a向FF電路71a的數據輸入端子提供確定模式數據TDa的邏輯反相信號。由此，在使能信號CP3是H電平的時段中，第一數據生成電路36a在延遲選通信號DQSd的上升沿的定時處使確定模式數據TDa的邏輯電平反相。

第二數據生成電路36b基于反相選通信號xDQSd和使能信號CN3生成確定模式數據TDb。確定模式數據TDb是第二確定模式數據的一個示例。

第二數據生成電路36b包括FF電路71b和反相器電路72b。FF電路71b是例如包括使能端子(EN)的D觸發(fā)電路。反相選通信號xDQSd被提供至FF電路71b的時鐘端子。使能信號CN3被提供至FF電路71b的使能端子(EN)。FF電路71b的輸出端子被連接至反相器電路72b的輸入端子。反相器電路72b的輸出端子被連接至FF電路71b的數據輸入端子。

在使能信號CN3是H電平的時段中，基于反相選通信號xDQSd的上升沿或者延遲選通信號DQSd的下降沿，FF電路71b輸出具有與數據輸入端子相同電平的確定模式數據TDb。反相器電路72b向FF電路71b的數據輸入端子提供確定模式數據TDb的邏輯反相信號。由此，在使能信號CN3是H電平的時段中，第二數據生成電路36b在反相選通信號xDQSd的上升沿(延遲選通信號DQSd的下降沿)的定時處使確定模式 數據TDb的邏輯電平反相。

如圖2中所示，異步傳輸電路37包括第一鎖存電路37a和第二鎖存電路37b。第一鎖存電路37a是第三鎖存電路的一個示例。第二鎖存電路37b是第四鎖存電路的一個示例。

第一鎖存電路37a被提供延遲選通信號DQSd、反相選通信號xDQSd、以及使能信號CP0至CP3、CN0至CN3。第二鎖存電路37b被提供核心時鐘信號CKc和使能信號C00至C03。

如圖6中所示，以與圖5中所示的第一鎖存電路33a相同的方式，第一鎖存電路37a包括FF電路810至817。FF電路810至817是例如D型觸發(fā)電路。延遲選通信號DQSd被提供至FF電路810、812、814、816的時鐘端子。確定模式數據TDa被提供至FF電路810、812、814、816的輸入端子(數據端子D)。使能信號CP0、CP1、CP2、CP3被分別提供至FF電路810、812、814、816的使能端子(EN)。

當使能信號CP0是H電平時，FF電路810在延遲選通信號DQSd的上升沿的定時處對確定模式數據TDa進行鎖存，并且輸出具有與經鎖存的確定模式數據TDa相同電平的傳輸信號DT0。以相同的方式，當使能信號CP1、CP2、CP3是H電平時，FF電路812、814、816在延遲選通信號DQSd的上升沿的定時處對確定模式數據TDa進行鎖存，并且分別輸出與經鎖存的確定模式數據TDa具有相同電平的傳輸信號DT2、DT4、DT6。由此，FF電路810、812、814、816在延遲選通信號DQSd的上升沿的定時處分別輸出具有與確定模式數據TDa對應的電平的傳輸信號DT0、DT2、DT4、DT6。

反相選通信號xDQSd被提供至FF電路811、813、815、817的時鐘端子。確定模式數據TDb被提供至FF電路811、813、815、817的輸入端子(數據端子D)。使能信號CN0、CN1、CN2、CN3被分別提供至FF電路811、813、815、817的使能端子(EN)。

當使能信號CN0是H電平時，FF電路在反相選通信號xDQSd的上升沿的定時處對確定模式數據TDb進行鎖存，并且輸出具有與經鎖存的確定模式數據TDb相同電平的傳輸信號DT1。以相同方式，當使能信號CN1至CN3是H電平時，FF電路813、815、817在反相選通信號xDQSd的上升沿的定時處對確定模式數據TDb進行鎖存，并且分別輸出具有與經鎖存的確定模式數據TDb相同電平的傳輸信號DT3、DT5、DT7。由 此，FF電路811、813、815、817在延遲選通信號DQSd的下降沿的定時處分別輸出具有與確定模式數據TDb相同電平的傳輸信號DT1、DT3、DT5、DT7。

由此，第一鎖存電路37a基于使能信號CP0至CP3、CN0至CN3來啟動鎖存功能。第一鎖存電路37a在延遲選通信號DQSd的上升沿和下降沿二者上對確定模式數據TDa進行鎖存，并且生成傳輸信號DT0至DT7。

以與圖5中所示的第二鎖存電路33b相同的方式，第二鎖存電路37b包括FF電路820至827。FF電路820至827是例如D型觸發(fā)電路。核心時鐘信號CKc被提供至FF電路820至827的時鐘端子。傳輸信號DT0至DT7被分別提供至FF電路820至827的輸入端子(數據端子D)。使能信號C00被提供至FF電路820、821的使能端子(EN)。使能信號C01被提供至FF電路822、823的使能端子(EN)。使能信號C02被提供至FF電路824、825的使能端子(EN)。使能信號C03被提供至FF電路826、827的使能端子(EN)。

當使能信號C00是H電平時，FF電路820、821在核心時鐘信號CKc的上升沿的定時處對傳輸信號DT0、DT1進行鎖存，并且分別輸出具有與經鎖存的傳輸信號DT0、DT1相同電平的確定數據CT0、CT1。以相同的方式，當使能信號C01是H電平時，FF電路822、823在核心時鐘信號CKc的上升沿的定時處對傳輸信號DT2、DT3進行鎖存，并且分別輸出具有與經鎖存的傳輸信號DT2、DT3相同電平的確定數據CT2、CT3。當使能信號C02是H電平時，FF電路824、825在核心時鐘信號CKc的上升沿的定時處對傳輸信號DT4、DT5進行鎖存，并且分別輸出具有與經鎖存的傳輸信號DT4、DT5相同電平的確定數據DT4、DT5。當使能信號C03是H電平時，FF電路826、827在核心時鐘信號CKc的上升沿的定時處對傳輸信號DT6、DT7進行鎖存，并且分別輸出具有與經鎖存的傳輸信號DT6、DT7相同電平的確定數據CT6、CT7。

由此，FF電路820至827在核心時鐘信號CKc的上升沿的定時處分別輸出具有與傳輸信號DT0至DT7對應的電平的確定數據CT0至CT7。第二鎖存電路37b基于使能信號C00至C03啟動鎖存功能。第二鎖存電路37b在核心時鐘信號CKc的上升沿處對傳輸信號DT0至DT7進行鎖存，并且生成確定數據CT0至CT7。

如圖7中所示，確定電路38包括期望值數據生成電路38a。期望值 數據生成電路38a包括FF電路91a和反相器電路91b。

核心時鐘信號CKc被提供至FF電路91a的輸入端子。使能信號C00被提供至FF電路91a的使能端子(EN)。FF電路91a的輸出端子(Q)被連接至反相器電路91b的輸入端子。反相器電路91b的輸出端子被連接至FF電路91a的數據輸入端子。

在使能信號C00是H電平的時段中，FF電路91a在核心時鐘信號CKc的上升沿的定時處輸出具有與數據輸入端子相同電平的期望值數據ED。反相器電路91b向FF電路91a提供期望值數據EC的邏輯反相信號。

確定電路38還包括異或(ExOR)電路920至927。期望值數據ED被提供至ExOR電路920至927。另外，確定數據CT0至CT7被分別提供至ExOR電路920至927。ExOR電路920將期望值數據ED與確定數據CT0進行比較，并且生成具有與比較結果對應的電平的確定信號EX0。當期望值數據ED的邏輯值與確定數據CT0的邏輯值相同時，ExOR電路920生成L電平的確定信號EX0，并且當期望值數據ED的邏輯值與確定數據CT0的邏輯值不同時，ExOR電路920生成H電平確定信號EX0。以相同的方式，當期望值數據ED的邏輯值與確定數據CT1至CT7的邏輯值相同時，ExOR電路921至927分別生成L電平確定信號EX1至EX7。當期望值數據ED的邏輯值與確定數據CT1至CT7的邏輯值不同時，ExOR電路921至927分別生成H電平確定信號EX1至EX7。

設定值計算電路39基于傳輸初值FSO和確定信號EX0至EX7生成傳輸設定值FSP和延時設定值FSL。

生成確定信號EX0至EX7的確定電路38被布置以確定以下：圖2中所示的第二鎖存電路37b的鎖存定時或者用于生成使能信號C00至C03的定時是否適合于延遲選通信號DQSd。由此，設定值計算電路39僅需要使用基于使能信號C00至C03中的一個生成的確定信號。

設定值計算電路39使用例如確定信號EX0、EX1來計算傳輸設定值FSP和延時設定值FSL。確定數據CT0是第一確定數據的一個示例。確定數據CT1是第二確定數據的一個示例。確定信號EX0是第一確定信號的一個示例。確定信號EX1是第二確定信號的一個示例。設定值計算電路39基于確定信號EX0、EX1的值來計算校正值。例如，當確定信號EX0、EX1的值為“00”時，校正值被設置成“0”。當確定信號EX0、EX1的值為“01”時，連接值被設置成“+1”。當確定信號EX0、EX1的 值為“10”時，連接值被設置成“-1”。

設定值計算電路39包括寄存器(未示出)。設定值計算電路39首先將傳輸初值FSO存儲在寄存器中。設定值計算電路39基于從確定信號EX0、EX1獲得的校正值和存儲在寄存器中的值來計算傳輸設定值FSP。設定值計算單元39用傳輸設定值FSP來更新存儲在寄存器中的值。設定值計算電路39還基于傳輸設定值FSP來計算延時設定值FSL，并且將經計算的延時設定值FSL存儲在寄存器中。

設定值計算電路39基于根據確定信號EX0、EX1計算的校正值來更新傳輸設定值FSP和延時設定值FSL。設定值計算電路39例如將校正值與從寄存器取回的傳輸設定值FSP相加，并且將相加結果存儲在寄存器中作為新的傳輸設定值FSP。設定值計算電路39輸出新的傳輸設定值FSP。以相同的方式，設定值計算電路39例如從被從寄存器中取回的延時設定值FSL中減去校正值，并且將相減結果存儲在寄存器中作為新的延時設定值FSL。設定值計算電路39輸出新的延時設定值FSL。

延時補償電路34包括FF電路101a至101m以及多路復用器(MUX)。FF電路101a至101m被串聯連接。核心時鐘信號CKc被提供至FF電路101a至101m的時鐘端子。將輸出數據CD從異步傳輸電路33提供至第一級中的FF電路101a。

多路復用器102接收來自FF電路101a至101m的輸出信號CDa至CDm。多路復用器102根據延時設定值FSL輸出與輸出信號CDa至CDm中的一個相同的讀取數據RD。

圖8示出設定值計算電路39執(zhí)行的過程。

在步驟111中，設定值計算電路39設置默認值。設定值計算電路39將傳輸設定值FSP的默認值設置成從圖1中所示的存儲控制器21提供的傳輸初值FSO。設定值計算電路39還計算與傳輸設定值FSO對應的延時初值，并且將延時設定值FSL的默認值設置成延時初值。

設定值計算電路39確定從圖7中所示的確定電路38輸出的確定信號EX0、EX1中的每一個是指示“OK確定”還是“NG確定”。在該描述中，“NG”指不好，或者指“OK”的反面。當確定信號EX0、EX1的值均為“0”時，設定值計算電路39確定確定信號EX0、EX1指示“OK確定”。當確定信號EX0、EX1的值均為“1”時，設定值計算電路39確定確定信號EX0、EX1指示“NG確定”。

在步驟112中，當確定信號EX0指示“OK確定”且確定信號EX1指示“NG確定”時，設定值計算電路39進行至步驟113。當“DQS相對于設定值(時鐘置換定時)較晚”時，進行至步驟113。在步驟113中，設定值計算電路39向傳輸設定值FSP加“+1”，并且向延時設定值FSL加“-1”。接著，設定值計算電路39進行至步驟112。

在步驟114中，當確定信號EX0指示“NG確定”且確定信號EX1指示“OK確定”時，設定值計算電路39進行至步驟115。當“DQS相對于設定值較早”時，進行至步驟115。在步驟115中，設定值計算電路39向傳輸設定值FSP加“-1”，并且向延時設定值FSL加“+1”。設定值計算電路39進行至步驟112。

在步驟116中，當確定信號EX0指示“OK確定”且確定信號EX1指示“OK確定”時，設定值計算電路39確定“DQS適合于設定值”。由此，設定值計算電路39保持傳輸設定值FSP和延時設定值FSL并進行至步驟112。

在步驟116中，當確定信號EX0和確定信號EX1二者指示“NG確定”時，設定值計算電路39執(zhí)行步驟117。在步驟117中，設定值計算電路39執(zhí)行誤差處理并進行至步驟111。在誤差處理中，設定值計算電路39例如向圖1中所示的存儲控制器21通知誤差信息。存儲控制器21基于誤差信息執(zhí)行訓練處理，并基于處理結果來重置傳輸設定值FSP。

現在將描述接收電路24的操作。

如圖9所示，從圖1中所示的存儲器12輸出數據DQ。數據DQ包括具有突發(fā)長度的數據。在圖9中，數據DQ包括數據[A]至[H]。

圖1中所示的接收電路24使數據選通信號DQS(接收選通信號RDQS)延遲，并且生成延遲選通信號DQSd。

圖3中所示的BL計數器41對延遲選通信號DQSd的上升沿進行計數，并且生成使能信號CP0至CP3。在圖5中所示的異步傳輸電路33中，當接收到H電平使能信號CP0時，FF電路610在延遲選通信號DQSd的上升沿處對數據[A]進行鎖存。以相同的方式，當接收到H電平使能信號CP1、CP2、CP3時，FF電路612、614、616在延遲選通信號DQSd的上升沿處對數據[C]、[E]、[G]進行鎖存。FF電路610、612、614、616保持數據[A]、[C]、[E]、[G]，直到當接收下個數據DQ時生成的延遲選通信號DQSd的上升沿為止。

以相同的方式，圖3中所示的BL計數器42對延遲選通信號DQSd的下降沿(反相選通信號xDQSd的上升沿)進行計數，并且生成使能信號CN0至CN3。在圖5中所示的異步傳輸電路33中，當接收到H電平使能信號CN0時，FF電路611在延遲選通信號DQSd的下降沿(反相選通信號xDQSd的上升沿)處對數據[B]進行鎖存。以相同的方式，當接收到H電平使能信號CN1、CN2、CN3時，FF電路613、615、617在延遲選通信號DQSd的下降沿(反相選通信號xDQSd的上升沿)處對數據[D]、[F]、[H]進行鎖存。FF電路611、613、615、617保持數據[B]、[D]、[F]、[H]，直到當接收下個數據DQ時生成的延遲選通信號DQSd的下降沿為止。

如圖9中所示，數據DQ[A]至[H]中的每一個的時間寬度為延遲選通信號DQSd的半周期或1/2周期。圖2中所示的異步傳輸電路33(第一鎖存電路33a)將數據[A]至[H]中的每一個的時間寬度延長至四個周期寬度或更長。

如圖10中所示，數據[A]在延遲選通信號DQSd的上升沿處被鎖存。數據[B]在延遲選通信號DQSd的下降沿處被鎖存。圖10示出了各自具有四個周期寬度的數據[A]、[B]。

如上所述，在圖2中所示的異步傳輸電路33中，第一鎖存電路33a保持經鎖存的數據，直到延遲選通信號DQSd的與下個數據DQ對應的上升沿為止。在圖1中所示的系統(tǒng)10中，器件11能夠執(zhí)行從存儲器12的連續(xù)讀取操作。在這樣的連續(xù)讀取操作中，存儲器12連續(xù)地輸出數據DQ和數據選通信號DQS。例如，當突發(fā)長度被設置成“8”時，圖2中所示的第一鎖存電路33a保持數據達延遲選通信號DQSd的四個周期。隨后，圖2中所示的異步傳輸電路33(第二鎖存電路33b)根據核心時鐘信號CKc對數據[A]、[B]進行鎖存。由此，在延遲選通信號DQSd的四個周期中，異步傳輸電路33需要使用第二鎖存電路33b來對第一鎖存電路33a的輸出數據DD進行鎖存。換言之，在延遲選通信號DQSd的四個周期中，輸出數據DD需要被從第一鎖存電路33a傳輸至第二鎖存電路33b。

數據[A]、[B]彼此移位達延遲達選通信號DQSd的半周期。這允許數據[A]、[B]在圖10中所示的“窗口”范圍內同時被傳輸。窗口的時間寬度為延遲選通信號DQSd的3.5個周期。由此，異步傳輸電路33(第二鎖存電路33b)根據核心時鐘信號CKc在通過圖10中的箭頭所示的三個定時中的一個處取回數據[A]、[B]。圖1中所示的存儲控制器21通過訓練 處理將傳輸初值FSO設置成這些定時中的一個。

例如，如圖10中所示，傳輸初值FSO被設置成“Pa”。讀取控制信號RCNT通過圖4中所示的指針控制電路43基于“Pa”被延遲，并且被提供至BL計數器44作為指針控制信號PCNT(在圖10中，PCNTa)。BL計數器44對核心時鐘信號CKc進行計數，并且生成使能信號C00。圖6中所示的異步傳輸電路33的第二鎖存電路33b通過使能信號C00被啟動，并且在核心時鐘信號CKc的上升沿處對數據[A]、[B]進行鎖存。

如圖10中所示，當傳輸初值FSO被設置成“Pb”時，數據[A]、[B]基于從指針控制信號PCNTb和核心時鐘信號CKc中生成的使能信號C00被鎖存。當傳輸初值FSO被設置成“Pc”時，數據[A]、[B]基于從指針控制信號PCNTc和核心時鐘信號CKc中生成的使能信號C00被鎖存。

現在將描述系統(tǒng)的比較例。

相同的附圖標記將給予比較例的與系統(tǒng)10的相應部件相同的部件?，F在將詳細描述這樣的部件。

如圖15中所示，比較例的系統(tǒng)包括器件200，器件200包括存儲控制器21和接口電路201。接口電路201包括傳送電路23和接收電路202。

以與圖1中所示的控制信號生成電路35相同的方式，接收電路202的控制信號生成電路35對延遲選通信號DQSd進行計數，并且生成使能信號EN1?？刂菩盘柹呻娐?5還對從存儲控制器21提供的核心時鐘信號CKc進行計數，并且基于傳輸初值FSO生成使能信號EN2。

接收電路202的異步傳輸電路33基于使能信號EN1啟動輸入功能，并且根據延遲選通信號DQSd對接收數據RDQ進行鎖存。異步傳輸電路33基于使能信號EN2啟動輸出功能，并且根據經鎖存的數據來輸出讀取數據RD。

例如，存儲器12包括存儲芯片，并且數據[A][H]中的每一個(參考圖9)包括位(例如，第十六位)。在這樣的數據中，用于接收各個位的數據DQ和數據選通信號DQS的定時或往返時間(RTT)不同。

例如，如圖16中所示，可以基于往返時間(RTT)為最短(FAST)時輸出的延遲選通信號DQSd和數據DQ0對數據[A0]、[B0]進行鎖存。另外，可以基于往返時間(RTT)為最長(SLOW)時輸出的延遲選通信號DQSd和數據DQ1對數據[A1]、[B1]進行鎖存。

由于通過用于制造系統(tǒng)的器件200和存儲器12的過程生成的各種變化而發(fā)生這樣的往返時間(RTT)變化。RRT變化使其中同時取回數據[A0]、[B0]、[A1]、[B1]的窗口(有效窗口)比在接收位全部具有相同往返時間時獲得的理想窗口窄。

另外，如圖17中所示，當用于在器件200與存儲器12之間傳輸數據DQ的速率增加(即當數據選通信號DQS的一個周期變短)時，窗口變窄。當窗口寬度變得比核心時鐘信號CKc的一個周期短時，由于VT漂移(電壓如供電電壓的變化或者溫度如操作環(huán)境溫度的變化)，窗口位置可以偏離于與基于核心時鐘信號CKc設置的取回定時對應的位置。這造成讀取數據RD的誤差。

圖1中所示的系統(tǒng)的器件11(接收電路24)減小讀取數據RD的這樣的誤差?，F在將描述器件11的操作。

如圖6中所示，在模式數據生成電路36中，第一數據生成電路36a的FF電路71a基于使能信號CP3啟動功能，并且根據延遲選通信號DQSd的上升沿來輸出具有與輸入端子(數據端子D)的信號相同電平的確定模式數據TDa。反相器電路72a輸出確定模式數據TDa的邏輯反相信號。由此，如圖11中所示，當連續(xù)生成延遲選通信號DQSd時，在延遲選通信號DQSd的每四個周期中，確定模式數據TDa從“0”變至“1”或從“1”變至“0”。也就是說，確定模式數據TDa在每四個周期中在“0”與“1”之間交替。

以相同的方式，圖6中所示的第二數據生成電路36b的FF電路71b基于使能信號CN3啟動功能，并且根據反相選通信號xDQSd的上升沿或者延遲選通信號DQSd的下降沿輸出具有與輸入端子(數據端子D)相同電平的確定模式數據TDb。反相器電路72b輸出確定模式數據TDb的邏輯反相信號。由此，如圖11中所示，在延遲選通信號DQSd的每四個周期中，確定模式數據TDb從“0”變至“1”或從“1”變至“0”。也就是說，確定模式數據TDb在每四個周期中在“0”與“1”之間交替。

圖6中所示的第一鎖存電路37a的FF電路810基于使能信號CP0啟動功能，并且在延遲選通信號DQSd的上升沿處對確定模式數據TDa進行鎖存。FF電路810輸出具有與經鎖存的數據TDa相同電平的傳輸信號DT0。FF電路811基于使能信號CN0啟動功能，并且在反相選通信號xDQSd的上升沿(延遲選通信號DQSd的下降沿)處對確定模式數據TDb進行鎖存。FF電路811輸出具有與經鎖存的數據TDb相同電平的傳輸信 號DT1。

由此，如圖11中所示，以與確定模式數據TDa、TDb相同的方式，傳輸信號DT0、DT1中的每一個在每四個周期中在“0”與“1”之間交替。傳輸信號DT0、DT1的相位或者傳輸信號DT0、DT1的值改變時的定時彼此移位達延遲選通信號DQSd的半周期。

圖6中所示的第二鎖存電路37b的FF電路820基于使能信號C00啟動功能，并且在核心時鐘信號CKc的上升沿處對傳輸信號DT0進行鎖存。FF電路820輸出具有與經鎖存的傳輸信號DT0相同電平的確定數據CT0。以相同的方式，FF電路821基于使能信號C00啟動功能，并且在核心時鐘信號CKc的上升沿處對傳輸信號DT1進行鎖存。FF電路821輸出具有與經鎖存的傳輸信號DT1相同電平的確定數據CT1。

由此，如圖11中所示，當在核心時鐘信號CKc的通過箭頭指示的定時處設置使能信號C00時，確定數據CT0、CT1中的每一個在核心時鐘信號CKc的每四個周期中在“0”與“1”之間同時交替。

圖7中所示的確定電路38的FF電路91a基于使能信號C00啟動功能，并且在核心時鐘信號CKc的上升沿處輸出具有與輸入端子(數據端子D)的信號相同電平的期望值數據ED。反相器電路91b輸出期望值數據ED的邏輯反相信號。由此，如圖11中所示，期望值數據ED在核心時鐘信號CKc的每四個周期中從“0”變至“1”或從“1”變至“0”。也就是說，期望值數據ED在每四個周期中在“0”與“1”之間交替。

確定電路38的ExOR電路920將期望值數據ED與確定數據CT0進行比較(執(zhí)行ExOR操作)，并且生成確定信號EX0。ExOR電路921將期望值數據ED與確定數據CT1進行比較(執(zhí)行ExOR操作)，并且生成確定信號EX1。由此，如圖11中所示，當傳輸設定值FSP在通過箭頭所指示的定時處時，確定信號EX0、EX1二者為“0”(OK確定)。“OK確定”指示傳輸設定值FSP的定時與基于延遲選通信號DQSd設置的窗口相符。

在這種情況下，圖7中所示的設定值計算電路39基于確定信號EX0、EX1確定圖8中所示的步驟116為“是”，并且保持傳輸設定值FSP和延時設定值FSL。

如圖12中所示，當延遲選通信號DQSd因VT漂移而推遲時，在取回傳輸信號DT0時，確定數據CT0的值為“1”。此處，期望值數據ED 的值為“1”。由此，確定信號EX0的值為“0”。具有“0”的確定信號EX0指示“OK確定”。在通過箭頭指示的定時處取回傳輸信號DT1時，確定數據CT1的值為“0”。由于期望值數據ED的值為“1”，所以確定信號EX1的值為“1”。具有“1”的確定信號EX1指示“NG確定”。

在這種情況下，設定值計算電路39基于確定信號EX0、EX1確定圖8中所示的步驟112為“是”，并且向傳輸設定值FSP加“+1”以及向延時設定值FSL加“-1”。因此，在圖12中，傳輸設定值FSP被設置成從箭頭向右移位一個時鐘的上升沿。也就是說，接收電路24根據延遲選通信號DQSd的推遲而使異步傳輸電路33的第二鎖存電路33b的鎖存定時或傳輸定時推遲。因此，確定信號EX0、EX1二者均指示“1”。以此方式，設定值計算電路39根據延遲選通信號DQSd的推遲來改變傳輸設定值FSP。換言之，通過改變與VT漂移對應的傳輸設定值FSP來改變基于核心時鐘信號CKc獲得的取回定時。由此，圖1中所示的異步傳輸電路33在傳輸設定值FSP的定時處對數據進行鎖存，并且輸出與基于延遲選通信號DQSd設置的窗口對應的無誤差的輸出數據CD。

圖7中所示的延時補償電路34基于延時設定值FSL(通過加“-1”而改變的值)輸出讀取數據RD。相比于延時設定值FSL改變之前，讀取數據RD的輸出定時提前了核心時鐘信號CKc的一個周期。由此，接收電路24使異步傳輸電路33的傳輸定時推遲，并且使延時補償電路33的延遲時間縮短一個周期。因此，讀取數據RD的輸出定時變得與傳輸設定值FSP改變之前的輸出定時相同。以此方式，接收電路24對與傳輸定時相關的延時進行補償，并且將讀取數據RD的固定延時保持于存儲控制器21。

如圖13中所示，當延遲選通信號DQSd因VT漂移而提前時，在傳輸信號DT0在用箭頭指示的定時處被取回時，確定數據CT0的值為“0”。在這種情況下，期望值數據ED的值為“1”。由此，確定信號EX0為“1”。具有“1”的確定信號EX0指示“NG確定”。當取回傳輸信號DT1時，確定數據CT1的值是“1”。由于期望值數據ED的值為“1”，所以確定信號EX1的值為“0”。具有“0”的確定信號EX1指示“OK確定”。

在這種情況下，圖7中所示的設定值計算電路39基于確定信號EX0、EX1確定圖8中所示的步驟114為“是”，并且向傳輸設定值FSP加“-1”以及向延時設定值FSL加“+1”。因此，在圖13中，傳輸設定值FSP被設置成從箭頭向左移位一個時鐘的上升沿。也就是說，接收電路24根據 延遲選通信號DQSd的提前而使異步傳輸電路33的第二鎖存電路33b的鎖存定時或傳輸定時提前。因此，確定信號EX0、EX1二者均指示“1”。以此方式，設定值計算電路39根據延遲選通信號DQSd的提前而改變傳輸設定值FSP。換言之，通過改變與VT漂移對應的傳輸設定值FSP來改變基于核心時鐘信號CKc獲得的取回定時。由此，圖1中所示的異步傳輸電路33在傳輸設定值FSP的定時處對數據進行鎖存，并且輸出與基于延遲選通信號DQSd設置的窗口對應的無誤差的輸出數據CD。

圖7中所示出的延時補償電路34基于延時設定值FSL(通過加“+1”而改變的值)輸出讀取數據RD。相比于延時設定值FSL改變之前，讀取數據RD的輸出定時推遲達核心時鐘信號CKc的一個周期。由此，接收電路24使異步傳輸電路33的傳輸定時提前一個周期，并且使延時補償電路34的延遲時間延長一個周期。因此，讀取數據RD的輸出定時變成與傳輸設定值FSP改變之前的輸出定時相同。以此方式，接收電路24對與傳輸定時相關的延時進行補償，并且將讀取數據RD的固定延時保持于存儲控制器21。

如圖14中所示，可以基于當往返時間(RTT)為最短(FAST)時輸出的延遲選通信號DQSd和數據DQ0來對數據[A0]、[B0]進行鎖存。另外，可以基于當往返時間(RTT)為最長(SLOW)時輸出的延遲選通信號DQSd和數據DQ1來對數據[A1]、[B1]進行鎖存。

圖1中所示的存儲控制器21基于與數據[A0]、[B0]對應的窗口W0和與數據[A1]、[B1]對應的窗口W1來設置傳輸設定值FSP。在這種情況下，確定電路38對數據DQ0、DQ1執(zhí)行確定過程，并且輸出用于指示“OK確定”的確定信號EX0、EX1。

如圖14中單虛線下方所示，VT漂移使窗口W0a、W1a從窗口W0、W1時移達Δt。在這種情況下，基于傳輸設定值FSP的取回定時TP0在窗口W1a的范圍內。由此，數據[A1]、[B1]在定時TP0處被取回。

定時TP0在窗口W0a的范圍之外。由此，當在定時TP0處連續(xù)取回數據時，產生讀取數據的誤差。

在本實施方式中，當對數據DQ0執(zhí)行確定過程時，確定電路38輸出用于指示“NG確定”的確定信號EX0。圖7中所示的設定值計算電路39基于確定信號EX0向傳輸設定值加“-1”，并且計算新的傳輸設定值FSP?；谛碌膫鬏斣O定值FSP，計算出圖14中所示的定時TP1。因此， 在窗口W0a的范圍內調整定時TP1。由此，在定時TP1處取回數據[A0]、[B0]。

以此方式，本實施方式的接收電路24取回定時TP1處的數據[A0]、[B0]和定時TP0處的數據[A1]、[B1]。由此，接收電路24使用于取回數據DQ0、DQ1的窗口基本上變寬。變寬的窗口允許從延遲選通信號DQSd至核心時鐘信號CKc的穩(wěn)定的域變化，并且減少讀取數據RD的誤差。

因此，第一實施方式具有下述優(yōu)點。

(1-1)接收電路24的控制信號生成電路35基于延遲選通信號DQSd(選通信號DQS)生成使能信號EN1，并且基于傳輸設定值FSP、讀取控制信號RCNT和核心時鐘信號CKc生成使能信號EN2。異步傳輸電路33基于使能信號EN1和延遲選通信號DQSd對接收數據RDQ進行鎖存，并且基于使能信號EN2和核心時鐘信號CKc輸出輸出數據CD。模式數據生成電路36(PG)根據使能信號EN1生成確定模式數據TD，并且根據使能信號EN1的變化使確定模式數據TD的邏輯反相。異步傳輸電路37基于使能信號EN1和延遲選通信號DQSd對確定模式數據TD進行鎖存，并且基于使能信號EN2和核心時鐘信號CKc輸出確定數據CT。確定電路38基于確定數據CT確定指針控制信號PCNT的生成定時，并且生成確定信號EX。設定值計算電路39基于從確定電路38提供的確定信號EX計算傳輸設定值FSP?；趥鬏斣O定值FSP、讀取控制信號RCNT和核心時鐘信號CKc生成(更新)指針控制信號PCNT。基于指針控制信號PCNT和核心時鐘信號CKc生成(更新)使能信號EN2。

異步傳輸電路37基于使能信號EN1和延遲選通信號DQSd對確定模式數據TD進行鎖存。鎖存定時與異步傳輸電路33接收接收數據RDQ的定時或從存儲器12接收數據的往返時間(RTT)對應。異步傳輸電路37基于使能信號EN2和核心時鐘信號CKc對與經鎖存的數據TD對應的傳輸信號DT進行鎖存，并且輸出與經鎖存的傳輸信號DT對應的確定數據CT。確定數據DT的值根據以下而改變：用于基于使能信號EN2和核心時鐘信號CKc對傳輸信號DT進行鎖存的定時，或者用于改變從延遲選通信號DQSd至核心時鐘信號CKc的域的定時。由此，當基于確定數據CT的確定結果來計算傳輸設定值FSP時，可以基于傳輸設定值FSP來調整域改變定時。這減小了異步傳輸電路33的輸出數據CD的誤差。

(1-2)設定值計算電路39基于傳輸設定值FSP來計算延時設定值FSL。例如，當確定DQS相對于設定值(時鐘置換定時)較晚時，設定 值計算電路39向傳輸設定值FSP加“+1”并向延時設定值FSL加“-1”。以使延時設定值FSL與傳輸設定值FSP對應。傳輸設定值FSP的改變使從異步傳輸電路33輸出的確定數據CT的定時推遲。因此，延時補償電路34的延遲時間被縮短了延時設定值FSL。這使讀取數據RD的輸出定時或者用于將讀取數據RD發(fā)送至存儲控制器21的定時穩(wěn)定。因此，補償了存儲控制器21的延時。

(1-3)以與異步傳輸電路33相同的方式，異步傳輸電路37包括FF電路810至817、820至827。由此，異步傳輸電路33、37在布線方面具有相同的狀態(tài)，通過所述布線發(fā)送包括延遲選通信號DQSd的各種信號。異步傳輸電路33、37以相同方式發(fā)送信號，并且由此具有相同的操作定時。這允許異步傳輸電路37復制從存儲器12接收數據DQ的往返時間(RTT)。從異步傳輸電路37輸出的確定數據CT用于精確地調整以下：指針控制信號PCNT的生成定時，或者異步傳輸電路33生成使能信號C00至C03時的定時。

第二實施方式

現在將描述第二實施方式。相同的附圖標記被給予第二實施方式的與第一實施方式的相應部件相同的部件。將不詳細描述這樣的部件，并且可以從附圖中省去這樣的部件。

圖18是示出了接收電路300的第二實施方式的一部分的框圖。

接收電路300包括控制信號生成電路301，控制信號生成電路301包括指針控制電路311。以與第一實施方式的指針控制電路43相同的方式，指針控制電路311根據傳輸設定值FSP通過使讀取控制信號RCNT延遲來生成指針控制信號PCNT。

指針控制電路311還生成在比指針控制信號PCNT早的定時處改變的快速控制信號PCF。指針控制電路311還生成在比指針控制信號PCNT晚的定時處改變的慢速控制信號PCS。

例如，以與圖4中所示的指針控制電路43相同的方式，指針控制電路311包括串聯連接的觸發(fā)(FF)電路。指針控制電路311基于傳輸設定值FSP選擇FF電路中的一個，并且輸出所選FF電路的輸出信號作為指針控制信號PCNT。指針控制電路311輸出位于所選FF電路的前級中的FF電路的輸出信號作為快速控制信號PCF。快速控制信號PCF的變化(上升沿)定時相對于指針控制信號PCNT的定時提前達核心時鐘信號CKc 的一個周期。

指針控制電路311輸出位于所選FF電路的后級中的FF電路的輸出信號作為慢速控制信號PCS。慢速控制信號PCS的變化(例如上升沿)定時相對于指針控制信號PCNT的定時推遲達核心時鐘信號CKc一個周期。

BL計數器44、44F、44S中的每一個是包括四個FF電路的四進制獨熱態(tài)計數器。BL計數器44基于指針控制信號PCNT啟動功能，并且通過對核心時鐘信號CKc進行計數來生成使能信號C00至C03。BL計數器44F基于快速控制信號PCF啟動功能，并且通過對核心時鐘信號CKc進行計數來生成快速使能信號CF0至CF3。BL計數器44S基于慢速控制信號PCS啟動功能，并且通過對核心時鐘信號CKc進行計數來生成慢速使能信號CS0至CS3。

第二異步傳輸電路312包括第一鎖存電路37a和第二鎖存電路37F、37S。第一鎖存電路37F是第三鎖存電路的一個示例。第二鎖存電路37F是第四鎖存電路的一個示例。第二鎖存電路37S是第五鎖存電路的一個示例?？焖偈鼓苄盘朇F0至CF3被提供至第二鎖存電路37F。慢速使能信號CS0至CS3被提供至第二鎖存電路37S。

第二鎖存電路37F基于快速使能信號CF0至CF3來啟動鎖存功能。第二鎖存電路37S在核心時鐘信號CKc的上升沿處對傳輸信號DT進行鎖存，并且輸出快速確定數據CTF。第二鎖存電路37S基于慢速使能信號CS0至CS3來啟動鎖存功能。第二鎖存電路37S在核心時鐘信號CKc的上升沿處對傳輸信號DT進行鎖存，并且輸出慢速確定數據CTS。

確定電路313包括第一確定電路38F和第二確定電路38S。第一確定電路38F是第一確定電路的一個示例。第二確定電路38S是第二確定電路的一個示例。以與圖7中所示的確定電路38相同的方式，第一確定電路38F基于快速使能信號CF0生成期望值數據(第一期望值數據)。確定電路38對第一期望值數據和快速確定數據CTF進行比較(執(zhí)行ExOR操作)，并且生成確定信號EXF。例如，以與第一實施方式相同的方式，第二鎖存電路37F基于快速使能信號CF0生成作為快速確定數據CTF的確定數據CT0、CT1。第一確定電路38F將確定數據CT0、CT1(快速確定數據CTF)與第一期望值數據進行比較(執(zhí)行ExOR操作)。當確定數據CT0、CT1二者均是“0”時，第一確定電路38F生成值為“0”的確定信號EXF。當確定數據CT0、CT1至少之一為“1”時，第一確定電 路38F生成值為“1”的確定信號EXF。

以與第一確定電路38F相同的方式(即與圖7中所示的確定電路38相同的方式)，第二確定電路38S基于慢速使能信號CS0生成期望值數據(第二期望值數據)。確定電路38將第二期望值數據與慢速確定數據CTS進行比較(執(zhí)行ExOR操作)，并且生成確定信號EXS。

設定值計算電路314基于第一確定電路38F的確定信號EXF來確定快速控制信號PCF的定時是“OK”還是“NG”。設定值計算電路314還基于第二確定電路38S的確定信號EXS來確定慢速控制信號PCS的定時是“OK”還是“NG”。設定值計算電路314基于兩個確定結果來計算傳輸設定值FSP。設定值計算電路314還基于傳輸設定值FSP來計算延時設定值FSL。

圖19示出了通過設定值計算電路314執(zhí)行的過程。

在步驟321中，設定值計算電路314設置默認值。設定值計算電路314將傳輸設定值FSP的默認值設置成從存儲控制器21提供的傳輸設定值FSO。設定值計算電路314還計算與傳輸初值FSO對應的延時初值，并且將延時設定值FSL的默認值設置成延時初值。

設定值計算電路314基于從圖18中所示的第一確定電路38F提供的確定信號EXF來確定第一確定電路38F是指示“OK確定”還是“NG確定”。設定值計算電路314還基于從圖18中所示的第二確定電路38S提供的確定信號EXS來確定第二確定電路38S是指示“OK確定”還是“NG確定”。

在步驟322中，當第二確定電路38S(慢速)指示“OK確定”且第一確定電路38F(快速)指示“NG確定”時，設定值計算電路314進行至步驟323。當“DQS相對于設定值(時鐘置換定時)較晚”時，進行至步驟323。在步驟323中，設定值計算電路314向傳輸設定值FSP加“+1”，并且向延時設定值加“-1”。設定值計算電路314進行至步驟322。

在步驟324中，當第一確定電路38F指示“OK確定”且第二確定電路38S指示“NG確定”時，設定值計算電路314進行至步驟325。當“DQS相對于設定值較早”時，進行至步驟325。在步驟325中，設定值計算電路314向傳輸設定值FSP加“-1”，并且向延時設定值FSL加“+1”。設定值計算電路314進行至步驟322。

在步驟326中，當第一確定電路38F指示“OK確定”且第二確定電 路38S指示“OK確定”時，設定值計算電路314確定“DQS適合于設定值”。由此，設定值計算電路314保持傳輸設定值FSP和延時設定值FSL，并且進行至步驟322。

在步驟326中，當第一確定電路38F和第二確定電路38S二者均指示“NG確定”時，設定值計算電路314進行至步驟327。在步驟327中，設定值計算電路314執(zhí)行誤差處理并進行至步驟321。在誤差處理中，設定值計算電路314例如向圖1中所示的存儲控制器21通知誤差信息。存儲控制器21基于該誤差信息執(zhí)行訓練處理，并且基于處理結果重置傳輸設定值FSP。

現在將描述第二實施方式的接收電路300的操作。

例如，當器件11激活時，圖1中所示的存儲控制器21執(zhí)行訓練處理，并且設置單個傳輸初值FSO。圖18中所示的接收電路300的設定值計算電路314將傳輸設定值FSP設置成傳輸初值FSO。指針控制電路311生成根據傳輸設定值FSP延遲的指針控制信號PCNT。BL計數器44基于指針控制信號PCNT生成使能信號C00至C03。基于使能信號C00獲得的定時為例如通過圖14中的箭頭指示的定時TP0。

圖18中所示的指針控制電路311生成相對于指針控制信號PCNT提前一個周期的快速控制信號PCF，并且生成相對于指針控制信號PCNT推遲一個周期的慢速控制信號PCS。BL計數器44F基于快速控制信號PCF生成快速使能信號CF0至CF3。BL計數器44S基于慢速控制信號PCS生成慢速使能信號CS0至CS3。

基于快速使能信號CF0獲得的定時是例如相對于圖14中所示的定時TP0提前一個周期(圖14中的左邊)的核心時鐘信號CKc的上升沿的定時(快速定時)?；诼偈鼓苄盘朇S0獲得的定時是例如相對于圖14中示出的定時TP0延遲一個周期(圖14中的右邊)的核心時鐘信號CKc的上升沿的定時(慢速定時)。

例如，在圖14中，定時TP0和快速定時在與數據DQ0的數據[A0]、[B0]對應的窗口W0的范圍內。慢速定時在窗口W0的范圍之外。在這種情況下，延遲選通信號DQSd相對于傳輸設定值FSP較早。由此，圖18中所示的第二確定電路38S輸出用于指示“NG確定”的確定信號EXS。設定值計算電路314向傳輸設定值FSP加“-1”，以基于確定信號EXS計算新的傳輸設定值FSP。BL計數器44、44F、44S各自基于新的傳輸 設定值FSP在提前一個周期的定時處生成使能信號。因此，基于新生成的使能信號獲得的三個定時全部在圖14中所示的窗口W0的范圍內。

圖18中所示的異步傳輸電路33的第二鎖存電路33b基于使能信號C00至C03對第一鎖存電路33a的輸出信號DD進行鎖存。此時，使能信號C00的定時是圖14中所示窗口W0的范圍內的三個定時設置中的中間那個。由此，圖18中所示的第二鎖存電路33b對與窗口W0的中間相鄰的定時處的信號DD(DQ0)進行鎖存。也就是說，接收電路300設置用于取回數據DQ0的最佳定時。

在圖14中，定時TP0和慢速定時在與數據DQ1的數據[A1]、[B1]對應的窗口W1的范圍內。快速定時在窗口W1的范圍之外。在這種情況下，延遲選通信號DQSd相對于傳輸設定值FSP較晚。由此，圖18中所示的第一確定電路38F輸出用于指示“NG確定”的確定信號EXF。設定值計算電路314向傳輸設定值FSP加“+1”，以基于確定信號EXF計算新的傳輸設定值FSP。BL計數器44、44F、44S各自基于新的傳輸設定值FSP在延遲一個周期的定時處生成使能信號。因此，基于新生成的使能信號獲得的三個定時全部在圖14中所示的窗口W1的范圍內。

圖18中所示的異步傳輸電路33的第二鎖存電路33b基于使能信號C00至C03對第一鎖存電路33a的輸出信號DD進行鎖存。此時，使能信號C00的定時是圖14中所示的窗口W1的范圍中的三個定時設置的中間那個。由此，圖18中所示的第二鎖存電路33b對與窗口W1的中間相鄰的定時處的信號DD(DQ1)進行鎖存。也就是說，接收電路300設置用于取回數據DQ1的最佳定時。

如圖20中所示，可以基于當往返時間(RTT)為最短(FAST)時輸出的延遲選通信號DQSd和數據DQ0來對數據[A1]、[B1]進行鎖存。在這種情況下，VT漂移可以使與數據[A0]、[B0]對應的窗口W0時移Δt至窗口W0a。這將相對于通過傳輸設定值FSP設置的定時TPF0提前一個周期的TPF1移出窗口W0a。在這種情況下，延遲選通信號DQSd相對于傳輸設定值FSP較晚。由此，設定值計算電路314向傳輸設定值FSP加“+1”，以基于確定信號EXF、EXS計算新的傳輸設定值FSP。用于生成使能信號C00的定時延遲達核心時鐘信號CKc的一個周期(圖20中朝右漂移)，并且基于傳輸設定值FSP被調整至定時TPF2。設定值計算電路314還向延時設定值FSL加“-1”，以計算新的延時設定值FSL。由此，發(fā)出讀取指令(READ)至輸出讀取數據RD(A)、RD(B)的時段 保持不變。

另外，如圖20中所示，可以基于當往返時間(RTT)為最長(SLOW)時輸出的延遲選通信號DQSd和數據DQ1對數據[A1]、[B1]進行鎖存。在這種情況下，VT漂移可以使與數據[A1]、[B1]對應的窗口W1時移Δt至窗口W1a。這將相對于通過傳輸設定值FSP設置的定時TPS0提前一個周期的定時TPS1移出窗口W1a。在這種情況下，延遲選通信號DQSd相對于傳輸設定值FSP較晚。由此，設定值計算電路314向傳輸設定值FSP加“+1”，以基于確定信號EXF、EXS計算新的傳輸設定值FSP。用于生成使能信號C00的定時延遲達核心時鐘信號CKc的一個周期(圖20中朝右移位)，并且被調整至定時TPS2。設定值計算電路314還向延時設定值FSL加“-1”，以計算新的延時設定值FSL。由此，發(fā)出讀取指令(READ)至輸出讀取數據RD(A)、RD(B)的時段保持不變。

第二實施方式具有下述優(yōu)點。

(2-1)指針控制電路311使讀取控制信號RCNT延遲，并且根據傳輸設定值FSP生成指針控制信號PCNT。指針控制電路311生成在比指針控制信號PCNT早的定時處改變的快速控制信號PCF。另外，指針控制電路311生成在比指針控制信號PCNT遲的定時處改變的慢速控制信號PCS。

BL計數器44基于指針控制信號PCNT生成使能信號C00至C03。BL計數器44F基于快速控制信號PCF生成快速使能信號CF0至CF3。BL計數器44S基于慢速控制信號PCS生成慢速使能信號CS0至CS3。第二鎖存電路37F對從第一鎖存電路37a接收的傳輸信號DT進行鎖存，并且根據快速使能信號CF0至CF3輸出快速確定數據CTF。第二鎖存電路37b對從第一鎖存電路37a接收的傳輸信號DT進行鎖存，并且根據慢速使能信號CS0至CS3輸出慢速確定數據CTS。第一確定電路38F基于快速確定數據CTF生成確定信號EXF。第二確定38S基于慢速確定數據CTS生成確定信號EXS。設定值計算電路314基于第一確定電路38F和第二確定電路38S的確定結果計算傳輸設定值FSP。傳輸設定值FSP基本上將指針控制信號PCTN設置在用于取回接收數據RDQ的窗口的中間。這設置了對于接收數據RDQ的窗口最優(yōu)的指針控制信號PCNT。

(2-2)設定值計算電路314基于第一確定電路38F的確定信號EXF和第二確定電路38S的確定信號EXS來計算傳輸設定值FSP，并且基于傳輸設定值FSP來調整指針控制信號PCNT的定時。通過第一確定電路 38F確定的定時相對于以下定時提前：指針控制信號PCNT的定時，或者當異步傳輸電路33使域改變時的定時。通過第二確定電路38S確定的定時相對于以下定時延遲：指針控制信號PCNT的定時，或者當異步傳輸電路33使域改變時的定時。由此，指針控制信號PCNT的定時總是在數據DQ的窗口范圍內。這減少了讀取數據RD的誤差。

以下對于本領域技術人員來說應該是顯而易見的：在不脫離本公開的范圍的情況下，上述實施方式可以采用許多其它特定形式。特別地，應理解，上述實施方式可以采用以下形式。

在各個實施方式中，以與異步傳輸電路33相同的方式，異步傳輸電路37包括FF電路810至817、820至827。然而，如各個實施方式中所述，可以使用確定信號EX0、EX1來確定定時。由此，在圖6中，異步傳輸電路37僅需要包括至少FF電路810、811、820、821。根據該變化，在圖7中，確定電路38僅需要包括至少ExOR電路920、921。

在各個實施方式中，突發(fā)長度被設置成“8”。替代地，突發(fā)長度可以被設置成其它值。

在各個實施方式中，最小窗口寬度被確定。如各個實施方式中所述，最小窗口寬度是當連續(xù)取回數據DQ時允許數據DQ的域改變的的窗口寬度。當間歇地訪問存儲器12時，可以通過連續(xù)的讀取操作(例如指令交換或者偽讀取指令)來執(zhí)行兩個或更多個連續(xù)的的讀取訪問。這確定了窗口寬度并允許定時調整。

在各個實施方式中，存儲控制器21執(zhí)行對用于輸出數據DQ等的定時進行調整的訓練操作。然而，存儲控制器21不必具有訓練操作的功能。

在各個實施方式中，存儲控制器21執(zhí)行訓練操作。替代地，另一電路(例如核心電路)可以執(zhí)行訓練操作。

本文所陳述的所有示例和條件語言旨在教示目的，以幫助讀者理解本公開的原理和本發(fā)明人為促進技術而貢獻的構思，并且應當理解為不受這樣具體陳述的示例和條件的限制，而且說明書中的這樣的示例的組織也與對本公開的優(yōu)勢和劣勢的說明無關。盡管已經詳細地描述了實施方式，但是應該理解，可以在不脫離公開的精神和范圍的情況下對本公開做出各種變化、替代和變更。