多通道高速同步數(shù)字io系統(tǒng)的制作方法
【專利摘要】一種多通道高速同步數(shù)字IO系統(tǒng)，由一塊高速同步數(shù)字IO系統(tǒng)單獨組成，所述高速同步數(shù)字IO系統(tǒng)實現(xiàn)32通道數(shù)字IO信號同步，通過PCB設計中對信號線的等長控制以及FPGA中對信號線的約束管理實現(xiàn)；高速同步數(shù)字IO系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字IO電路、PLL電路、DDS電路及輸入輸出接口電路。該系統(tǒng)實現(xiàn)采樣/更新率從20Hz到100MHz連續(xù)可調，多種電平信號的支持以及32mA的大電流驅動能力，同時，通過PLL（鎖相環(huán)）技術實現(xiàn)多卡級聯(lián)同步。
【專利說明】多通道高速同步數(shù)字1系統(tǒng)

【技術領域】
[0001]本發(fā)明屬于電子測試測量領域，涉及虛擬儀器技術，可搭建基于計算機平臺的多通道高速數(shù)字1信號測試系統(tǒng)，可進行高速數(shù)字信號的同步采集或產生，并支持采樣/更新時鐘頻率的連續(xù)可調、多種電平信號的靈活設置、多系統(tǒng)級聯(lián)同步、以及定時計數(shù)功能，用于高速信號時序分析和高精度時序信號輸出場合。適用于對通道數(shù)、速度具有較高要求的數(shù)字信號測試系統(tǒng)，如芯片測試、協(xié)議分析、波形發(fā)生、內存測試等測試系統(tǒng)。

【背景技術】
[0002]目前，國內已有一些多通道數(shù)字1系統(tǒng)產品，但存在采樣/更新率較低、采樣/更新率為離散調節(jié)不支持連續(xù)可調、不能進行多系統(tǒng)級聯(lián)同步、僅支持一種電平信號、驅動能力較低等技術問題。然而，隨著科學技術的迅速發(fā)展，各個領域所用數(shù)字信號系統(tǒng)功能愈來愈強，復雜度愈來愈高，信號速度趨于高速化。因此，國內現(xiàn)有的數(shù)字1系統(tǒng)已經不能完全滿足現(xiàn)在數(shù)字信號測試系統(tǒng)的市場需求。


【發(fā)明內容】

[0003]為了解決【背景技術】中所存在的技術問題，本發(fā)明提出了一種多通道高速同步數(shù)字1系統(tǒng)，該系統(tǒng)使用DDS (直接頻率合成)技術實現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調，通過PCB設計中對信號線的等長控制以及FPGA中對信號線的約束管理實現(xiàn)單個系統(tǒng)各通道的信號同步，使用PLL (鎖相環(huán))技術實現(xiàn)多系統(tǒng)級聯(lián)同步，使用自行設計的電源切換控制技術實現(xiàn)多種電平信號的支持，使用LVC型電平驅動器實現(xiàn)32mA的大電流驅動能力。
[0004]本發(fā)明的技術方案是:
一種多通道高速同步數(shù)字1系統(tǒng)，其特殊之處在于:該系統(tǒng)由一塊高速同步數(shù)字1系統(tǒng)單獨組成，所述高速同步數(shù)字1系統(tǒng)實現(xiàn)32通道數(shù)字1信號同步，通過PCB設計中對信號線的等長控制以及FPGA中對信號線的約束管理實現(xiàn)；
所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
[0005]一種多通道高速同步數(shù)字1系統(tǒng)，其特殊之處在于:該系統(tǒng)號可以由相同的多塊高速同步數(shù)字1系統(tǒng)進行級聯(lián)組成；級聯(lián)后的所有數(shù)字1通道信號同步，通過PLL (鎖相環(huán))技術實現(xiàn)；
所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
[0006]上述電源電路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作電源之外，還提供可程控切換電源電路在5V、3.3V、2.5V和1.8V四種電源之間靈活切換，用于數(shù)字1驅動電路，實現(xiàn)四種電平信號的支持；所述可程控切換電源電路包括DC-DC電源芯片，控制DC-DC電源輸出的分壓調節(jié)電阻，控制分壓調節(jié)電阻的場效應管。
[0007]上述總線接口電路實現(xiàn)與上位機的通信，進行大容量數(shù)據(jù)的傳送，包含PXI接口、PXIe 接口、PCI 接口、PCIe 接口、LXI 接口或 USB 接口。
[0008]上述FPGA電路與本地總線、DDR3存儲器、數(shù)字1驅動芯片、PLL芯片及DDS芯片分別相連，用于整板的時序控制，并實現(xiàn)4路定時計數(shù)器功能。
[0009]上述DDR3電路實現(xiàn)大容量數(shù)據(jù)的高速緩存；最高工作時鐘高達800MHz ；。
[0010]上述數(shù)字1電路實現(xiàn)32通道高速數(shù)字10，可支持5V、3.3V、2.5V和1.8V四種電平信號輸入輸出，4路獨立可編程數(shù)字10，獨立時鐘輸入、時鐘輸出接口 ；采樣/更新率最高可達10MHz，每個通道的數(shù)字1方向獨立可控，并可提供32mA的大電流驅動能力，通過選用LVC型的高速三態(tài)門實現(xiàn)，包括一片高電平使能輸出的三態(tài)門和一片低電平使能輸出的三態(tài)門；此外，32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨立設置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進行使用。
[0011]上述PLL電路實現(xiàn)單一或多系統(tǒng)的時鐘同步，進而實現(xiàn)數(shù)字1通道的同步；同步時鐘可選擇PXI/PXIe背板內部時鐘或外部輸入時鐘，實現(xiàn)同步時鐘的靈活選擇和高精度同步；單一系統(tǒng)的同步精度達到± 1ns，多系統(tǒng)級聯(lián)的同步精度達到±2ns。
[0012]上述DDS電路實現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調，所述DDS電路包括DDS集成芯片和環(huán)路濾波器。
[0013]上述輸入輸出接口電路包含32通道數(shù)字10、4路獨立可編程數(shù)字10，獨立時鐘輸入、時鐘輸出接口。
[0014]本發(fā)明的有益效果是:采樣/更新率最高可達10MHz ;實現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調；單一系統(tǒng)的同步精度達到± 1ns，系統(tǒng)可級聯(lián)實現(xiàn)多通道高速數(shù)字1測試系統(tǒng)，多系統(tǒng)級聯(lián)的同步精度達到±2ns ;支持5V、3.3V、2.5V和1.8V四種電平信號輸入輸出，可提供32mA的大驅動電流能力，并且單一系統(tǒng)的32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨立設置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進行使用，提高系統(tǒng)搭建的靈活性和易操作性；解決了當前高速數(shù)字信號測試系統(tǒng)中面臨的速度、通道數(shù)、操作性、系統(tǒng)搭建復雜度等應用問題。

【專利附圖】

【附圖說明】
[0015]圖1為本發(fā)明多通道高速同步數(shù)字1系統(tǒng)構建示意圖；
圖2為本發(fā)明單一高速同步數(shù)字1系統(tǒng)設計框圖；
圖3為本發(fā)明程控電源切換原理框圖；
圖4為本發(fā)明PLL及時鐘同步原理框圖；
圖5為本發(fā)明數(shù)字1原理框圖。

【具體實施方式】
[0016]參見圖1，本發(fā)明通過將同步時鐘和同步觸發(fā)信號連入每一塊單一的高速同步數(shù)字1系統(tǒng)，可以級聯(lián)出通道數(shù)更多的高速同步數(shù)字1測試系統(tǒng)。上位機可通過PX1、PXI e、PCI,PCIe,LXI或USB總線控制所搭建的數(shù)字信號測試系統(tǒng)。多通道高速同步數(shù)字1系統(tǒng)通過連接器與被測試系統(tǒng)相連，進行高速數(shù)字信號的輸入和輸出。
[0017]參見圖2，本發(fā)明整個系統(tǒng)以FPGA為控制中心，控制電源電路實現(xiàn)多種電源程控切換，控制DDR3進行高速數(shù)據(jù)緩存，控制PLL電路實現(xiàn)整個系統(tǒng)時鐘的同步，控制DDS電路實現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調，控制高速三態(tài)門實現(xiàn)高速數(shù)字10。
[0018]參見圖3，在設計中，DC-DC電路通過FPGA控制場效應管通斷，進行分壓電阻的控制，完成5V、3.3V、2.5V和1.8V四種不同電源的輸出。上電時，2.5V控制、3.3V控制和5V控制信號輸出高電平，所有場效應管處于斷開狀態(tài)，電阻R3、R4和R5分壓電阻起作用，電路輸出1.8V電壓。當需要輸出2.5V電壓時，2.5V控制信號輸出低電平，3.3V控制和5V控制信號輸出高電平，場效應管I導通，場效應管2和場效應管3斷開，R2同R3并聯(lián)共同起作用(場效應管導通電阻為20毫歐左右，可忽略)，電路輸出2.5V電源。當需要輸出3.3V或5V電壓時，原理同2.5V電壓的輸出，均為通過控制場效應管通斷，使電阻進行并聯(lián)形成不同類型的分壓結構來完成。即使在使用過程中，某個場效應管工作失效，最大輸出電源也不會大于5V，從而保證整個系統(tǒng)工作的安全性。
[0019]參見圖4，PLL主要實現(xiàn)板載時基與參考時鐘的同步，參考時鐘可以為內部同步時鐘，也可以為外部同步時鐘。板載時基為40MHz的VCXO (壓控晶體振蕩器)，在不選擇鎖相環(huán)同步的情況下，仍然可以輸出時鐘，這樣可以保證上電時系統(tǒng)時鐘正常啟動。正常工作時，PLL完成鎖相環(huán)的鑒相工作，在PLL不使能的情況下，通過電阻分壓電路實現(xiàn)壓控端工作在+1.65V，從而使VCXO工作在中心頻率40MHz。VCXO輸出信號通過零延遲時鐘緩存芯片實現(xiàn)40MHz 一分四，分別作為FPGA系統(tǒng)工作時鐘、總線工作時鐘，PLL反饋時鐘以及DDS參考時鐘，從而保證系統(tǒng)所有工作時鐘同相，進而保證高速數(shù)字1的同步性，參考時鐘使用內部同步時鐘時，單一系統(tǒng)的同步精度達到± 1ns，多系統(tǒng)級聯(lián)的同步精度達到±2ns。
[0020]參見圖5，每個數(shù)字1通道由FPGA控制兩個高速三態(tài)門完成雙向控制(即每一路數(shù)字1的方向可獨立控制)，其中一個三態(tài)門為低電平使能，另一個三態(tài)門為高電平使能，這兩個使能信號連接在一起，當控制信號為低時轉換電路為輸入，高時為輸出。其中，數(shù)字1輸入使用2.5V供電，以確保電平與FPGA兼容，三態(tài)門可同時支持1.8V、2.5V、3.3V和5V電平輸入；數(shù)字1輸出通過軟件設置可選擇1.8V、2.5V、3.3V和5V四種供電方式(默認配置為1.8V，避免誤操作輸出造成其它板卡芯片損壞)，使輸出實現(xiàn)1.8V、2.5V、3.3V和5V四種電平。此外，高速三態(tài)門使用LVC型電平驅動器實現(xiàn)32mA的大電流驅動能力。
[0021]本發(fā)明通過上位機操作多通道高速同步數(shù)字1系統(tǒng)實現(xiàn)高速數(shù)字信號測試系統(tǒng)的搭建，可對高速、通道數(shù)多、電平類型復雜的信號進行高精度的測量、仿真、分析。本發(fā)明可進行高速數(shù)字信號的同步采集或產生，并支持采樣/更新時鐘頻率的連續(xù)可調、多種電平信號的靈活設置、多系統(tǒng)級聯(lián)同步、以及定時計數(shù)功能，用于高速信號時序分析和高精度時序信號輸出場合。
【權利要求】
1.一種多通道高速同步數(shù)字1系統(tǒng)，其特征在于:該系統(tǒng)由一塊高速同步數(shù)字1系統(tǒng)單獨組成，所述高速同步數(shù)字1系統(tǒng)實現(xiàn)32通道數(shù)字1信號同步，通過PCB設計中對信號線的等長控制以及FPGA中對信號線的約束管理實現(xiàn)； 所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
2.一種多通道高速同步數(shù)字1系統(tǒng)，其特征在于:該系統(tǒng)由相同的多塊高速同步數(shù)字1系統(tǒng)進行級聯(lián)組成；級聯(lián)后的所有數(shù)字1通道信號同步，通過PLL技術實現(xiàn)； 所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
3.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述電源電路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作電源之外，還提供可程控切換電源電路在5V、3.3V、2.5V和1.8V四種電源之間靈活切換，用于數(shù)字1驅動電路，實現(xiàn)四種電平信號的支持；所述可程控切換電源電路包括DC-DC電源芯片，控制DC-DC電源輸出的分壓調節(jié)電阻，控制分壓調節(jié)電阻的場效應管。
4.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述總線接口電路實現(xiàn)與上位機的通信，進行大容量數(shù)據(jù)的傳送，包含PXI接口、PXIe接口、PCI接口、PCIe 接 口、LXI 接口或 USB 接 口。
5.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述FPGA電路與本地總線、DDR3存儲器、數(shù)字1驅動芯片、PLL芯片及DDS芯片分別相連，用于整板的時序控制，并實現(xiàn)4路定時計數(shù)器功能。
6.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述DDR3電路實現(xiàn)大容量數(shù)據(jù)的高速緩存；最高工作時鐘高達800MHz ；。
7.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述數(shù)字1電路實現(xiàn)32通道高速數(shù)字10，可支持5V、3.3V、2.5V和1.8V四種電平信號輸入輸出，4路獨立可編程數(shù)字10，獨立時鐘輸入、時鐘輸出接口 ；采樣/更新率最高可達100MHz，每個通道的數(shù)字1方向獨立可控，并可提供32mA的大電流驅動能力，通過選用LVC型的高速三態(tài)門實現(xiàn)，包括一片高電平使能輸出的三態(tài)門和一片低電平使能輸出的三態(tài)門；此外，32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨立設置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進行使用。
8.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述PLL電路實現(xiàn)單一或多系統(tǒng)的時鐘同步，進而實現(xiàn)數(shù)字1通道的同步；同步時鐘可選擇PXI/PXIe背板內部時鐘或外部輸入時鐘，實現(xiàn)同步時鐘的靈活選擇和高精度同步；單一系統(tǒng)的同步精度達到± 1ns，多系統(tǒng)級聯(lián)的同步精度達到±2ns。
9.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述DDS電路實現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調，所述DDS電路包括DDS集成芯片和環(huán)路濾波器。
10.根據(jù)權利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述輸入輸出接口電路包含32通道數(shù)字10、4路獨立可編程數(shù)字10，獨立時鐘輸入、時鐘輸出接口。
【文檔編號】G06F13/38GK104461981SQ201410712017
【公開日】2015年3月25日 申請日期:2014年12月1日 優(yōu)先權日:2014年12月1日
【發(fā)明者】郭恩全, 閆永勝, 王軍, 倪旭東 申請人:陜西海泰電子有限責任公司