一種時鐘偏斜估算方法
【專利摘要】本發(fā)明涉及一種時鐘偏斜估算方法，包括以下步驟：將各級時鐘網(wǎng)絡通過仿真得到仿真時鐘偏斜以及各級時鐘網(wǎng)絡器件部分和互連線部分的延遲；根據(jù)芯片內環(huán)振測試電路的測試結果分析得到工藝偏差；將各級時鐘網(wǎng)絡的仿真時鐘偏斜進行疊加，并結合所述工藝偏差得到時鐘偏斜估算結果。本發(fā)明解決了在為設計制定時鐘偏斜時，工藝偏差考慮或悲觀或樂觀致使時鐘偏斜準確度不高而加大設計難度的問題。
【專利說明】一種時鐘偏斜估算方法

【技術領域】
[0001] 本發(fā)明涉及集成電路設計【技術領域】，特別是涉及一種時鐘偏斜估算方法。

【背景技術】
[0002] 隨著時鐘頻率增長步伐遠快于工藝進步，始終保持時鐘偏斜在周期中的占比必然 需要更好的時鐘網(wǎng)絡設計出現(xiàn)。但即使時鐘系統(tǒng)偏斜通過時鐘網(wǎng)絡設計減小到零，環(huán)境與 工藝偏差仍然會造成很大的時鐘偏斜。對于設計而言，時鐘偏斜是影響芯片時序收斂的重 要因素。如果時鐘偏斜估算過于樂觀將導致芯片無法工作在設計頻率下甚至導致芯片功能 錯誤；如果時鐘偏斜估算過于悲觀將出現(xiàn)過設計，帶來額外的面積、功耗開銷。


【發(fā)明內容】

[0003] 本發(fā)明所要解決的技術問題是提供一種時鐘偏斜估算方法，提高時鐘偏斜的準確 度。
[0004] 本發(fā)明解決其技術問題所采用的技術方案是：提供一種時鐘偏斜估算方法，包括 以下步驟：
[0005] (1)將各級時鐘網(wǎng)絡通過仿真得到仿真時鐘偏斜以及各級時鐘網(wǎng)絡器件部分和互 連線部分的延遲；
[0006] (2)根據(jù)芯片內環(huán)振測試電路的測試結果分析得到工藝偏差；
[0007] (3)將各級時鐘網(wǎng)絡的仿真時鐘偏斜進行疊加，并結合所述工藝偏差得到時鐘偏 斜估算結果。
[0008] 所述步驟（2)中根據(jù)芯片中反映器件工藝偏差和反映互連線工藝偏差的兩種 不同的環(huán)振測試電路的測試結果，得到工藝偏差對器件和連線的影響，對環(huán)振測試電 路的測試結果進行統(tǒng)計，工藝偏差呈近似正態(tài)分布，計算得到工藝偏差Variation = μ+2XaX δ，其中，μ為環(huán)振測試電路的測試結果的平均值，δ為環(huán)振測試電路的測試結 果的標準偏差值，a為根據(jù)正態(tài)分布特征選擇的標準偏差值的倍數(shù)。
[0009] 所述步驟（3)中根據(jù) Total Skew = Skew(sim)+Skew(deviee)+Skew(wire)得到時鐘偏斜 估算結果，其中，Total Skew為時鐘偏斜估算結果；Skew(sim) = Skew(時鐘網(wǎng)絡 ^+--?+Skew^^M為各級時鐘網(wǎng)絡仿真獲得的仿真時鐘偏斜總和，Skew(w_ an)為第η級 時鐘網(wǎng)絡仿真獲得的仿真時鐘偏斜；Skew(deviee) = Delay(deviee)XVariation(deviee)為各級時 鐘網(wǎng)絡中器件部分由于工藝偏差導致的時鐘偏斜，Delay (devira)為各級時鐘網(wǎng)絡器件部分的 延遲，Variation(deviee)為根據(jù)環(huán)振測試結果計算得到的器件部分的工藝偏差；Skew (wira)= Delay(wiM)XVariation(wiM)為各級時鐘網(wǎng)絡中互連線部分由于工藝偏差導致的時鐘偏斜， Delay(wiM)為各級時鐘網(wǎng)絡互連線部分的延遲，Variation(wiM)為根據(jù)環(huán)振測試結果計算得 到的互連線部分的工藝偏差。
[0010] 所述步驟⑵中針對建立時間與保持時間的不同要求，采用不同的標準偏差值的 倍數(shù)計算工藝偏差。
[0011] 有益效果
[0012] 由于采用了上述的技術方案，本發(fā)明與現(xiàn)有技術相比，具有以下的優(yōu)點和積極效 果：本發(fā)明通過采用多級時鐘網(wǎng)絡偏斜疊加并考慮工藝偏差進行估算的方式來確定設計所 需時鐘偏斜，從而能夠更易于制定一個更合理的時鐘偏斜預算，在達到設計目標的基礎上 盡可能減少面積、功耗等。

【專利附圖】

【附圖說明】
[0013] 圖1是本發(fā)明的流程圖。

【具體實施方式】
[0014] 下面結合具體實施例，進一步闡述本發(fā)明。應理解，這些實施例僅用于說明本發(fā)明 而不用于限制本發(fā)明的范圍。此外應理解，在閱讀了本發(fā)明講授的內容之后，本領域技術人 員可以對本發(fā)明作各種改動或修改，這些等價形式同樣落于本申請所附權利要求書所限定 的范圍。
[0015] 本發(fā)明的實施方式涉及一種時鐘偏斜估算方法，該方法涉及涉及多級時鐘網(wǎng)絡結 構，包括以下步驟：確定時鐘系統(tǒng)，仿真獲得各級時鐘偏斜，由芯片內環(huán)陣測試電路測試結 果計算出工藝偏差，將以上數(shù)據(jù)代入計算公式得到時鐘偏斜。如圖1所示，具體步驟如下：
[0016] (1)按照設計需求將時鐘系統(tǒng)劃分為多個層次，不同層次的時鐘網(wǎng)絡采用不同的 時鐘偏斜估算。
[0017] ⑵對各級時鐘網(wǎng)絡進行仿真，獲得各級時鐘網(wǎng)絡的偏斜以及各級時鐘網(wǎng)絡器件 部分和互連線部分的延遲。
[0018] ⑶根據(jù)芯片內環(huán)振測試電路的測試結果分析得到工藝偏差，根據(jù)芯片中反映器 件工藝偏差和反映互連線工藝偏差的兩種不同的環(huán)振測試電路的測試結果，得到工藝偏差 對器件和連線的影響，對環(huán)振測試電路的測試結果進行統(tǒng)計，工藝偏差呈近似正態(tài)分布，計 算得到工藝偏差Variation = y+2XaX δ，其中，μ為環(huán)振測試電路的測試結果的平均 值，S為環(huán)振測試電路的測試結果的標準偏差值，a為根據(jù)正態(tài)分布特征選擇的標準偏差 值的倍數(shù)。針對建立時間與保持時間的不同要求，采用不同的標準偏差值的倍數(shù)計算工藝 偏差。
[0019] (4)將各級時鐘網(wǎng)絡的仿真時鐘偏斜進行疊加，并結合所述工藝偏差得到時鐘 偏斜估算結果。根據(jù)Total Skew = Skew(sini+Skew(devied+Skewuird得到時鐘偏斜估算結 果，其中，Total Skew為時鐘偏斜估算結果；Skew(sim) = Skew(w鐘網(wǎng)絡^Skewm鐘網(wǎng)絡D+… +Skew(WIWiSn)為各級時鐘網(wǎng)絡仿真獲得的仿真時鐘偏斜總和，Skew (WIWiSn)為第η級時 鐘網(wǎng)絡仿真獲得的仿真時鐘偏斜；Skew(devied = Delay(deviedXVariation(deviee)為各級時鐘 網(wǎng)絡中器件部分由于工藝偏差導致的時鐘偏斜，D elay(fcvic；d為各級時鐘網(wǎng)絡器件部分的 延遲，Variation(deviee)為根據(jù)環(huán)振測試結果計算得到的器件部分的工藝偏差；Skew (wira)= Delay(wiM)XVariation(wiM)為各級時鐘網(wǎng)絡中互連線部分由于工藝偏差導致的時鐘偏斜， Delay(wiM)為各級時鐘網(wǎng)絡互連線部分的延遲，Variation(wiM)為根據(jù)環(huán)振測試結果計算得 到的互連線部分的工藝偏差。
[0020] 下面通過具體的實施例來進一步說明本發(fā)明。
[0021] 1)分析時鐘域結構，明確時鐘偏斜的組成：
[0022] 芯片某時鐘域的時鐘分布采用的是層次化的設計方法，共分為兩個層次：全局時 鐘分布和區(qū)域時鐘分布。全局時鐘分布主要負責從鎖相環(huán)（PLL)輸出到第二級時鐘驅動器 (SLCB)輸入的時鐘分布，區(qū)域時鐘分布主要負責SLCB到觸發(fā)器時鐘輸入端的時鐘分布。
[0023] Total Skew = Skew(sim)+Skew(device)+Skew(wire)
[0024] Skew(sim) = Skew(pll2slcb)+Skew(slcb2DFF)
[0025] 2)各級時鐘網(wǎng)絡仿真結果，及器件偏差和互連線偏差測試結果：
[0026] 表1時鐘網(wǎng)絡仿真結果
[0027]
[0028] 表2工藝偏差測試結果

【權利要求】
1. 一種時鐘偏斜估算方法，其特征在于，包括w下步驟： (1)將各級時鐘網(wǎng)絡通過仿真得到仿真時鐘偏斜W及各級時鐘網(wǎng)絡器件部分和互連線 部分的延遲； (2) 根據(jù)芯片內環(huán)振測試電路的測試結果分析得到工藝偏差； (3) 將各級時鐘網(wǎng)絡的仿真時鐘偏斜進行疊加，并結合所述工藝偏差得到時鐘偏斜估 算結果。
2. 根據(jù)權利要求1所述的時鐘偏斜估算方法，其特征在于，所述步驟（2)中根據(jù)芯片中 反映器件工藝偏差和反映互連線工藝偏差的兩種不同的環(huán)振測試電路的測試結果，得到工 藝偏差對器件和連線的影響，對環(huán)振測試電路的測試結果進行統(tǒng)計，工藝偏差呈近似正態(tài) 分布，計算得到工藝偏差Variation = y+2XaX 6,其中，y為環(huán)振測試電路的測試結果 的平均值，5為環(huán)振測試電路的測試結果的標準偏差值，a為根據(jù)正態(tài)分布特征選擇的標 準偏差值的倍數(shù)。
3. 根據(jù)權利要求2所述的時鐘偏斜估算方法，其特征在于，所述步驟（3)中根據(jù)Total 31?5*=51?5*^1"〇巧1?5*4。、1。。>巧1?3*<,1,。>得到時鐘偏斜估算結果，其中，1'〇13151?5*為時鐘偏 斜估算結果；SkeWbim; =Skeww鐘網(wǎng)絡u+Skeww鐘網(wǎng)絡1>+…+Skeww鐘網(wǎng)絡。> 為各級時鐘網(wǎng)絡仿 真獲得的仿真時鐘偏斜總和，Skewwi+wsri為第n級時鐘網(wǎng)絡仿真獲得的仿真時鐘偏斜； Skew(device;=Delay(deviee>XVa;riation(deviee>為各級時鐘網(wǎng)絡中器件部分由于工藝偏差導致 的時鐘偏斜，DelayWeYiee>為各級時鐘網(wǎng)絡器件部分的延遲，Variationwwied為根據(jù)環(huán)振測 試結果計算得到的器件部分的工藝偏差；Skew<wu>=DelayXVariation<wu>為各級時 鐘網(wǎng)絡中互連線部分由于工藝偏差導致的時鐘偏斜，Delay為各級時鐘網(wǎng)絡互連線部 分的延遲，Variation<wu>為根據(jù)環(huán)振測試結果計算得到的互連線部分的工藝偏差。
4. 根據(jù)權利要求2所述的時鐘偏斜估算方法，其特征在于，所述步驟（2)中針對建立時 間與保持時間的不同要求，采用不同的標準偏差值的倍數(shù)計算工藝偏差。
【文檔編號】G06F17/50GK104462672SQ201410686559
【公開日】2015年3月25日 申請日期:2014年11月25日 優(yōu)先權日:2014年11月25日
【發(fā)明者】李研, 胡向東, 樊喆予 申請人:上海高性能集成電路設計中心