一種基于節(jié)點(diǎn)控制器fpga原型驗(yàn)證中的降頻方法
【專利摘要】本發(fā)明公開(kāi)了一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，涉及FPGA原型驗(yàn)證領(lǐng)域，該降頻方法利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，其具體過(guò)程包括：在初始化過(guò)程中進(jìn)行過(guò)濾的步驟，進(jìn)行異步FIFO的步驟，基于重傳buffer進(jìn)行流控的步驟；能夠有效降低傳輸速率，解決了FPGA在原型驗(yàn)證中固有頻率不高的問(wèn)題，實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。
【專利說(shuō)明】—種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及FPGA原型驗(yàn)證領(lǐng)域，尤其是涉及到處理器系統(tǒng)互連節(jié)點(diǎn)控制器通訊方面的領(lǐng)域，具體地說(shuō)是一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法。

【背景技術(shù)】
[0002]Cache—致的分布式共享內(nèi)存多處理器系統(tǒng)是當(dāng)前一種重要的系統(tǒng)結(jié)構(gòu)。目前處理器直接掛接內(nèi)存，本身支持Cache —致性協(xié)議，因此在構(gòu)建多處理器系統(tǒng)時(shí)，通常將這些處理器直連，由它們本身的協(xié)議維護(hù)處理器之間的一致性，并形成一個(gè)單一 Cache —致性域。但是，由于協(xié)議規(guī)格、鏈路端口等限制，這樣組成的單一域多處理器系統(tǒng)規(guī)模通常有限。為實(shí)現(xiàn)大規(guī)模的CC-NUMA多處理器系統(tǒng)，需借助節(jié)點(diǎn)控制器NC (Node Controller)擴(kuò)大一致性域空間。
[0003]在FPGA原型驗(yàn)證節(jié)點(diǎn)控制器NC中，處理器系統(tǒng)傳輸速率要求比較高，而作為原型的FPGA往往不能夠?qū)崿F(xiàn)這個(gè)要求。在這種情況下，為了實(shí)現(xiàn)通信和驗(yàn)證要求，可以使用數(shù)據(jù)鏈路層的流控技術(shù)來(lái)實(shí)現(xiàn)降頻操作。


【發(fā)明內(nèi)容】

[0004]本方明針對(duì)現(xiàn)有技術(shù)存在的不足之處，提供一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法。
[0005]本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其解決所述技術(shù)問(wèn)題采用的技術(shù)方案是:該基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，在多節(jié)點(diǎn)控制器系統(tǒng)中，利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，能夠有效降低傳輸速率，從而實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。該降頻方法的具體過(guò)程包括:步驟一、在初始化過(guò)程中進(jìn)行過(guò)濾的步驟，步驟二、進(jìn)行異步FIFO的步驟,步驟三、基于重傳buffer進(jìn)行流控的步驟。
[0006]其中，所述在初始化過(guò)程中進(jìn)行過(guò)濾，是指初始化過(guò)程中的握手信號(hào)，會(huì)相互發(fā)送一連串相同的報(bào)文，報(bào)文串進(jìn)入FPGA之前變?yōu)椴⑿械臄?shù)據(jù)，將相同重復(fù)的報(bào)文進(jìn)行濾掉。
[0007]所述進(jìn)行異步FIF0，是指在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，使得并行進(jìn)來(lái)的報(bào)文連續(xù)密集存放。
[0008]所述基于重傳buffer進(jìn)行流控，具體內(nèi)容包括，發(fā)送端在非初始化過(guò)程中每傳送一個(gè)有效報(bào)文時(shí)，同時(shí)存入重傳buffer中，以備CRC出錯(cuò)時(shí)進(jìn)行重傳；接收端每收到八個(gè)有效報(bào)文，ack將回傳一次到發(fā)送端，發(fā)送端每收到一個(gè)ack，重傳buffer的尾地址增加8,從而使重傳buffer的總數(shù)量減少8。
[0009]本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法和現(xiàn)有技術(shù)相比具有的有益效果是:該降頻方法采用FPGA硬件技術(shù)，完成通信中物理層和數(shù)據(jù)鏈路層的數(shù)據(jù)傳輸；在多節(jié)點(diǎn)控制器系統(tǒng)中利用該降頻方法，很好的滿足了數(shù)據(jù)鏈路層的各種操作，并能很好的用FPGA進(jìn)行實(shí)現(xiàn)和驗(yàn)證，解決了 FPGA在原型驗(yàn)證中固有頻率不高的問(wèn)題，實(shí)現(xiàn)了 FPGA以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。

【專利附圖】

【附圖說(shuō)明】
[0010]附圖1為數(shù)據(jù)報(bào)文輸入整理圖；
附圖2為數(shù)據(jù)的分配機(jī)制示意圖；
附圖3為每個(gè)小RAM的選擇圖；
附圖4為重傳buffer的原理圖。

【具體實(shí)施方式】
[0011]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參考附圖，對(duì)本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法進(jìn)一步詳細(xì)說(shuō)明。
[0012]本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，該降頻方法是基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，在多節(jié)點(diǎn)控制器系統(tǒng)中，采用FPGA硬件技術(shù)，利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)又通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，能夠有效降低傳輸速率，從而實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)等高速設(shè)備進(jìn)行通信。其中，所述FIFO是First Input First Output的縮寫(xiě),先入先出隊(duì)列，是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。
[0013]實(shí)施例1:
本實(shí)施例所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，具體實(shí)現(xiàn)包括:步驟一、在初始化過(guò)程中進(jìn)行過(guò)濾的步驟，步驟二、進(jìn)行異步FIFO的步驟，步驟三、基于重傳buffer進(jìn)行流控的步驟。
[0014]本實(shí)施例中，所述在初始化過(guò)程中進(jìn)行過(guò)濾，是指初始化過(guò)程中的握手信號(hào)，會(huì)相互發(fā)送一連串相同的報(bào)文，報(bào)文串進(jìn)入FPGA之前變?yōu)椴⑿械臄?shù)據(jù)，將相同重復(fù)的報(bào)文進(jìn)行濾掉。
[0015]所述進(jìn)行異步FIFO，是指在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，使得并行進(jìn)來(lái)的報(bào)文連續(xù)密集存放。所述FIFO的主要作用是用于緩存，由于并行過(guò)來(lái)的報(bào)文中含有大量隨機(jī)的空?qǐng)?bào)文，為了節(jié)省FIFO的存儲(chǔ)空間，必須進(jìn)行連續(xù)密集存放，因此，在進(jìn)入FIFO的存儲(chǔ)器之前，必須進(jìn)行一次壓縮。
[0016]所述基于重傳buffer進(jìn)行流控，具體內(nèi)容包括，發(fā)送端在非初始化過(guò)程中每傳送一個(gè)有效報(bào)文時(shí)，同時(shí)存入重傳buffer中，以備CRC出錯(cuò)時(shí)進(jìn)行重傳；接收端每收到八個(gè)有效報(bào)文，ack將回傳一次到發(fā)送端，發(fā)送端每收到一個(gè)ack，重傳buffer的尾地址增加8,從而使重傳buffer的總數(shù)量減少8。
[0017]實(shí)施例2:
本實(shí)施例所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，在實(shí)施例1的基礎(chǔ)上，步驟一所述在初始化過(guò)程中進(jìn)行過(guò)濾，包括將一連串相同的報(bào)文替換為一個(gè)有效報(bào)文后綴一串空?qǐng)?bào)文，即將重復(fù)性報(bào)文只保留一個(gè)，其后全部替換為空?qǐng)?bào)文。
[0018]在初始化過(guò)程中進(jìn)行過(guò)濾，可以用一個(gè)4 bit的矢量來(lái)進(jìn)行標(biāo)示，第一個(gè)標(biāo)示為1，其他通過(guò)異或的辦法全部標(biāo)示為0，0在異步FIFO中將被認(rèn)為為空f(shuō)lit標(biāo)志。
[0019]實(shí)施3: 本實(shí)施例所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，在實(shí)施例1的基礎(chǔ)上，步驟二中，在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，進(jìn)行壓縮時(shí)采用數(shù)字電路中的分配器和選擇器技術(shù)結(jié)合的辦法進(jìn)行實(shí)現(xiàn)。
[0020]理論上所述FIFO不會(huì)滿，進(jìn)行異步FIFO設(shè)計(jì)時(shí)只考慮其為空時(shí)的情況，非空標(biāo)志作為該FIFO的讀標(biāo)志。所述異步FIFO設(shè)計(jì)，是基于FPGA內(nèi)部動(dòng)態(tài)存儲(chǔ)器，對(duì)有效報(bào)文和空?qǐng)?bào)文進(jìn)行分類存儲(chǔ)，并行輸入四個(gè)報(bào)文寬度，稱為四個(gè)flits，當(dāng)異步FIFO中剩余報(bào)文小于四個(gè)flits時(shí)，讀地址的增量必須為1，其他則遞增為4。所述異步FIFO設(shè)計(jì)，也可以并行輸入4個(gè)數(shù)據(jù)包單元，每個(gè)數(shù)據(jù)包單元稱為一個(gè)flit ;此異步FIFO要求讀取頻率可以小于寫(xiě)頻率。
[0021]附圖1為數(shù)據(jù)報(bào)文輸入整理圖，如附圖1所示，RAM的總大小為256個(gè)flit，分為四個(gè)深度為64的小RAM，附圖1中p2、p3分別表示兩類有效報(bào)文格式，他們將分別按序存放在兩塊小RAM中。在附圖1中，p2報(bào)文占用地址為6，p3占用的地址為7。
[0022]為實(shí)現(xiàn)數(shù)據(jù)報(bào)文濾除的功能，需要對(duì)表示后的數(shù)據(jù)先按地址進(jìn)行一次分配，然后按寫(xiě)使能信號(hào)進(jìn)行選擇。在附圖1中，4個(gè)小RAM分別記作R1，R2，R3，R4。每個(gè)RAM的低2位地址作為小RAM的使能選擇，以用于完成對(duì)4個(gè)小RAM進(jìn)行讀寫(xiě)。
[0023]以附圖1為例，p2報(bào)文應(yīng)該寫(xiě)入6地址，通過(guò)低2位地址(此處6的低2位為2’ blO)確定出應(yīng)該寫(xiě)往R3小RAM，用高地址(此處為6’ b000001)作為該小RAM的寫(xiě)地址。同樣，對(duì)于P3報(bào)文，寫(xiě)入的小RAM位置為R4.寫(xiě)入地址為6’ bOOOOOl.附圖2為數(shù)據(jù)的分配機(jī)制示意圖，具體表示數(shù)據(jù)的數(shù)字物理分配機(jī)制，如附圖2所示，每個(gè)flit (圖2中為p2)必須物理連接到四個(gè)小RAM，根據(jù)地址譯碼，只有一個(gè)寫(xiě)使能有效，P2報(bào)文到R2連接為有效實(shí)際連接。
[0024]附圖3為每個(gè)小RAM的選擇圖，如附圖3所示，R3的數(shù)據(jù)輸入物理上連接并行四路數(shù)據(jù)，R3根據(jù)數(shù)據(jù)寫(xiě)使能信號(hào)，進(jìn)行選擇哪一路有效數(shù)據(jù)輸入。只有在附圖2和附圖3中的路徑同時(shí)有效的情況下，數(shù)據(jù)寫(xiě)入才真正有效。
[0025]FIFO的寫(xiě)地址的增量為每次寫(xiě)入的非空?qǐng)?bào)文的數(shù)量，讀地址的增量應(yīng)該FIFO的輸出端口的實(shí)際有效報(bào)文數(shù)量。因?yàn)镕IFO的存儲(chǔ)為密集型，故而在不是即將空的情況下，F(xiàn)IFO的讀地址增量為4，在即將為空的情況下，增量為實(shí)際報(bào)文個(gè)數(shù)。但是在實(shí)際實(shí)施過(guò)程中，異步信號(hào)空標(biāo)志產(chǎn)生比較復(fù)雜，因此在即將為空的情況下，讀地址地增量降低為I。為了減少亞穩(wěn)態(tài)的產(chǎn)生，異步FIFO的讀寫(xiě)地址需要采用格雷碼來(lái)實(shí)現(xiàn)。
[0026]實(shí)施例4:
本實(shí)施例所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，在實(shí)施例1的基礎(chǔ)上，步驟三所述基于重傳buffer進(jìn)行流控，具體包括重傳接收端維護(hù)和發(fā)送端維護(hù)兩部分，附圖4為重傳buffer的原理圖，如附圖4所示，重傳接收端維護(hù):
Eseq表示接收端下一個(gè)有效flit的期望序列號(hào),無(wú)錯(cuò)誤時(shí),收到有效報(bào)文，Eseq每次增加I，有錯(cuò)誤時(shí)，Eseq停止增長(zhǎng),并發(fā)送帶有Eseq消息的request報(bào)文給對(duì)方,直到對(duì)方反饋acknowledge報(bào)文,重傳flit。初始化握手交換報(bào)文時(shí),接收端初始化Eseq為O,發(fā)送端發(fā)送重傳buffer大小給接收端。
[0027]NumAck是接收端正確接收到flit的計(jì)數(shù)值,每接收到I個(gè)非控制類型的flit時(shí)增加I ;當(dāng)NumAck>=8時(shí),可以給發(fā)送端返回一個(gè)Ack信號(hào),說(shuō)明已經(jīng)正確接收到8個(gè)flit,同時(shí)NumAck計(jì)數(shù)器減8。初始化時(shí)NumAck數(shù)值為O,至少數(shù)值可記錄255。
[0028]所述發(fā)送端維護(hù)是指，發(fā)送端維護(hù)一個(gè)滑動(dòng)窗口，其中:
WrPtr表示重傳buffer的寫(xiě)地址；重傳buffer中有每一個(gè)傳輸flit的備份。當(dāng)有新flit需要發(fā)送時(shí)記錄到重傳Buffer中,WrPtr增加I (以buffer大小為模)，當(dāng)收到特殊的flit時(shí)停止增加。若發(fā)送端收到Requeset報(bào)文,立即停止增加,直至所有在重傳buffer中的flit都被重傳且RdPtr與WrPtr相等。
[0029]其中，RdPtr是一個(gè)重傳序列中已經(jīng)發(fā)送出去的報(bào)文位置指針，收到重傳報(bào)文時(shí)，這個(gè)指針被Request報(bào)文中的Eseq號(hào)所替換。
[0030]TailPtr指針指向重傳序列中最遠(yuǎn)有效條目，Tail與WrPtr之間的差為當(dāng)前重傳Buffer中的占據(jù)條目。Link Retry (連接重試)使用應(yīng)答方式,接收端發(fā)送ACK應(yīng)答給發(fā)送端，應(yīng)答的Ack bit包含在反方向的報(bào)文中。當(dāng)返回一個(gè)Ack應(yīng)答信號(hào)時(shí)，說(shuō)明8個(gè)flit正確接收，TailPtr向前移動(dòng)8，移除重傳buffer中已經(jīng)正確接收的flit。重傳協(xié)議需求重傳buffer數(shù)量要大于ack數(shù)量。
[0031]NumFreeBuf表示重傳buffer中的空項(xiàng)數(shù)量，當(dāng)存儲(chǔ)一個(gè)傳輸flit時(shí),數(shù)值減一，當(dāng)接收到Ack時(shí)數(shù)值加8 ;初始化和reset時(shí)，數(shù)值為重傳buffer大小，最大值為255。
[0032]通過(guò)實(shí)施例1和實(shí)施例2，對(duì)本發(fā)明所述基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法有了詳細(xì)的了解，可知，該降頻方法是基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，基于CRC的重傳結(jié)構(gòu)，通過(guò)回傳ack釋放重傳buffer，基于握手的初始化方式，通過(guò)虛信道進(jìn)行流控，發(fā)送端的數(shù)據(jù)速率大于或者等于接收端。
[0033]數(shù)據(jù)鏈路層在傳送過(guò)程中，首先要完成初始化，在初始化過(guò)程中，會(huì)發(fā)送初始化握手報(bào)文，并會(huì)反復(fù)發(fā)送多個(gè)相同的報(bào)文，并在沒(méi)有報(bào)文發(fā)送時(shí)會(huì)發(fā)送空?qǐng)?bào)文。在初始化時(shí)，數(shù)據(jù)報(bào)文進(jìn)入緩存FIFO之前，必須過(guò)濾掉多余重復(fù)的報(bào)文，同時(shí)必須過(guò)濾掉所有空的和無(wú)用的報(bào)文。
[0034]當(dāng)發(fā)送端和接收端速率不匹配時(shí)，需要在接收輸入端增加一個(gè)異步的緩存FIFO。在數(shù)據(jù)傳送過(guò)程中，空?qǐng)?bào)文會(huì)隨機(jī)的混在有效數(shù)據(jù)之中，在緩存FIFO中，必須對(duì)有效報(bào)文進(jìn)行壓縮，即FIFO輸入為數(shù)據(jù)稀疏型，輸出為數(shù)據(jù)密集型。必須用多個(gè)小存儲(chǔ)器組合成一個(gè)大存儲(chǔ)器，才能進(jìn)行數(shù)據(jù)報(bào)文的壓縮。因此每次讀出報(bào)文個(gè)數(shù)大于或者等于1，如果不做處理，讀地址和寫(xiě)地址無(wú)法進(jìn)行比較，無(wú)法判斷FIFO空標(biāo)志信號(hào)。因此，在設(shè)計(jì)時(shí)，在異步FIFO即將為空時(shí)，強(qiáng)迫讀地址只能遞增I。
[0035]在數(shù)據(jù)鏈路層傳輸過(guò)程中，有重傳的操作，在每個(gè)鏈路層發(fā)送端都有一個(gè)重傳buffer,當(dāng)接收端成功接收一個(gè)有效報(bào)文,將會(huì)發(fā)送給對(duì)方一個(gè)ack作為對(duì)重傳buffer的釋放。
[0036]上述【具體實(shí)施方式】?jī)H是本發(fā)明的具體個(gè)案，本發(fā)明的專利保護(hù)范圍包括但不限于上述【具體實(shí)施方式】，任何符合本發(fā)明的權(quán)利要求書(shū)的且任何所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員對(duì)其所做的適當(dāng)變化或替換，皆應(yīng)落入本發(fā)明的專利保護(hù)范圍。
【權(quán)利要求】
1.一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，基于FPGA原型驗(yàn)證的數(shù)據(jù)鏈路降頻方法，是其特征在于，在多節(jié)點(diǎn)控制器系統(tǒng)中，利用FIFO將輸入的數(shù)據(jù)緩存起來(lái)，同時(shí)通過(guò)流控來(lái)控制對(duì)端系統(tǒng)發(fā)送的數(shù)據(jù)報(bào)文數(shù)量，實(shí)現(xiàn)FPGA可以以較低的速率與處理器系統(tǒng)高速設(shè)備進(jìn)行通信；該降頻方法的具體過(guò)程包括:步驟一、在初始化過(guò)程中進(jìn)行過(guò)濾的步驟,步驟二、進(jìn)行異步FIFO的步驟,步驟三、基于重傳buffer進(jìn)行流控的步驟。
2.根據(jù)權(quán)利要求1所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，所述在初始化過(guò)程中進(jìn)行過(guò)濾，是指初始化過(guò)程中的握手信號(hào)，會(huì)相互發(fā)送一連串相同的報(bào)文，報(bào)文串進(jìn)入FPGA之前變?yōu)椴⑿械臄?shù)據(jù)，將相同重復(fù)的報(bào)文進(jìn)行濾掉。
3.根據(jù)權(quán)利要求1所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，所述進(jìn)行異步FIFO，是指在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，使得并行進(jìn)來(lái)的報(bào)文連續(xù)密集存放。
4.根據(jù)權(quán)利要求1所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，所述基于重傳buffer進(jìn)行流控，包括發(fā)送端在非初始化過(guò)程中每傳送一個(gè)有效報(bào)文時(shí)，同時(shí)存入重傳buffer中；接收端每收到八個(gè)有效報(bào)文，ack將回傳一次到發(fā)送端，發(fā)送端每收到一個(gè)ack,重傳buffer的尾地址增加8。
5.根據(jù)權(quán)利要求2至4任一所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，所述在初始化過(guò)程中進(jìn)行過(guò)濾，包括將一連串相同的報(bào)文替換為一個(gè)有效報(bào)文后綴一串空?qǐng)?bào)文，即將重復(fù)性報(bào)文只保留一個(gè)，其后全部替換為空?qǐng)?bào)文。
6.根據(jù)權(quán)利要求5所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，在初始化過(guò)程中進(jìn)行過(guò)濾，用一個(gè)4 bit的矢量來(lái)進(jìn)行標(biāo)示，第一個(gè)標(biāo)示為1，其他通過(guò)異或的辦法全部標(biāo)示為0，0在異步FIFO中將被認(rèn)為為空f(shuō)lit標(biāo)志。
7.根據(jù)權(quán)利要求3所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，在并行進(jìn)來(lái)的報(bào)文進(jìn)入FIFO的存儲(chǔ)器之前，對(duì)其進(jìn)行一次壓縮，進(jìn)行壓縮時(shí)采用數(shù)字電路中的分配器和選擇器技術(shù)結(jié)合的辦法。
8.根據(jù)權(quán)利要求7所述一種基于節(jié)點(diǎn)控制器FPGA原型驗(yàn)證中的降頻方法，其特征在于，所述進(jìn)行異步FIFO，是基于FPGA內(nèi)部動(dòng)態(tài)存儲(chǔ)器，對(duì)有效報(bào)文和空?qǐng)?bào)文進(jìn)行分類存儲(chǔ)，并行輸入四個(gè)報(bào)文寬度，稱為四個(gè)flits，當(dāng)異步FIFO中剩余報(bào)文小于四個(gè)flits時(shí)，讀地址的增量必須為1，其他則遞增為4。
【文檔編號(hào)】G06F15/167GK104484307SQ201410684435
【公開(kāi)日】2015年4月1日 申請(qǐng)日期:2014年11月25日 優(yōu)先權(quán)日:2014年11月25日
【發(fā)明者】王朝輝, 李仁剛, 童元滿 申請(qǐng)人:浪潮電子信息產(chǎn)業(yè)股份有限公司