可重構(gòu)專用處理器核的周期精確的仿真模型及其硬件架構(gòu)的制作方法
【專利摘要】本發(fā)明涉及一種可重構(gòu)專用處理器核的周期精確的仿真模型，基于SystemC周期精確模型，包括控制模塊，發(fā)出配置參數(shù)，用于控制與所述模型外部的交互以及模型內(nèi)部的各模塊的工作狀態(tài)；傳輸模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于與專用處理器核外部以及專用處理器核內(nèi)部的數(shù)據(jù)傳輸；運(yùn)算模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于根據(jù)接收到的配置參數(shù)所述選定設(shè)定的算法進(jìn)行運(yùn)算。有益效果為：本發(fā)明基于SystemC語言建模，因此，具有良好的軟硬件接口；本發(fā)明是周期精確模型，因此，能很好的仿真出硬件的時(shí)序邏輯，以便快速發(fā)現(xiàn)問題；相比其他的仿真工具、驗(yàn)證平臺(tái)，該模型的驗(yàn)證平臺(tái)搭建簡(jiǎn)單，仿真速度快。
【專利說明】可重構(gòu)專用處理器核的周期精確的仿真模型及其硬件架構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種可重構(gòu)專用處理器核周期精確模型，適用于數(shù)字電路軟硬件系統(tǒng)設(shè)計(jì)驗(yàn)證，為可重構(gòu)專用處理器核的仿真和驗(yàn)證提供一種測(cè)試仿真驗(yàn)證平臺(tái)。
【背景技術(shù)】
[0002]隨著SoC復(fù)雜度呈現(xiàn)出指數(shù)級(jí)的增長(zhǎng)，由于RTL級(jí)的設(shè)計(jì)復(fù)雜度大、設(shè)計(jì)周期長(zhǎng)，而軟件的設(shè)計(jì)必須等到硬件設(shè)計(jì)完成后才能集成測(cè)試，這會(huì)使整個(gè)設(shè)計(jì)的周期變得很長(zhǎng)。但SoC系統(tǒng)越來越復(fù)雜，使得工期增長(zhǎng)，上市時(shí)間越來越短，傳統(tǒng)的RTL級(jí)設(shè)計(jì)已經(jīng)滿足不了設(shè)計(jì)的需求，迫使設(shè)計(jì)者們尋求一種新的設(shè)計(jì)方法即ESL(電子系統(tǒng)級(jí))設(shè)計(jì)。在ESL設(shè)計(jì)中，SoC系統(tǒng)的描述和仿真速度快，是設(shè)計(jì)工程師可以快速地分析SoC系統(tǒng)結(jié)構(gòu)的優(yōu)劣。一方面，功能正確和時(shí)鐘精確的執(zhí)行環(huán)境使提前開發(fā)軟件成為可能，縮短了軟硬件集成的時(shí)間；另一方面，系統(tǒng)設(shè)計(jì)更早的與驗(yàn)證流程相結(jié)合，能確定工程開發(fā)產(chǎn)品的正確性。
[0003]SystemC是一種軟硬件協(xié)同設(shè)計(jì)語目，一種系統(tǒng)級(jí)建模語目。SystemC是在C++基礎(chǔ)上擴(kuò)展了硬件類和仿真核形成的，由于結(jié)合了面向?qū)ο笤O(shè)計(jì)編程和硬件建模機(jī)制原理兩方面的特點(diǎn)，所以這使得SystemC可以在抽象層次上的不同級(jí)進(jìn)行系統(tǒng)設(shè)計(jì)。系統(tǒng)硬件部分可以用SystemC類來描述，其基本單元是模塊，模塊內(nèi)可包含子模塊、端口或過程，模塊之間通過端口和信號(hào)進(jìn)行連接和通信。事務(wù)級(jí)建模作為ESL設(shè)計(jì)的核心，將運(yùn)算功能和通信功能分開，模塊之間的通信通過函數(shù)調(diào)用來實(shí)現(xiàn)，減少了事件和信息的處理。通信機(jī)制(如總線或者FIFO)被建模成信道，并且以SystemC接口類的形式向模塊呈現(xiàn)。并且能夠根據(jù)具體的事件需求提供相應(yīng)的設(shè)計(jì)進(jìn)度。事務(wù)級(jí)建模在抽象層次上描述SoC系統(tǒng)，可以分為三種模型，即:非定時(shí)的模型、周期近似的模型、周期精確模型。

【發(fā)明內(nèi)容】

[0004]本發(fā)明目的在于克服以上現(xiàn)有技術(shù)之不足，提供一種具有良好的軟硬件接口、高效的可重構(gòu)專用處理器核的周期精確的仿真模型及其硬件架構(gòu)，具體由以下技術(shù)方案實(shí)現(xiàn):
所述可重構(gòu)專用處理器核的周期精確的仿真模型，基于SystemC周期精確模型，包括控制模塊，發(fā)出配置參數(shù)，用于控制與所述模型外部的交互以及模型內(nèi)部的各模塊的工作狀態(tài)；
傳輸模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于與專用處理器核外部以及專用處理器核內(nèi)部的數(shù)據(jù)傳輸；
運(yùn)算模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于根據(jù)接收到的配置參數(shù)所述選定設(shè)定的算法進(jìn)行運(yùn)算。
[0005]所述可重構(gòu)專用處理器核的周期精確的仿真模型的進(jìn)一步設(shè)計(jì)在于，所述控制模塊、傳輸模塊以及運(yùn)算模塊之間通過函數(shù)調(diào)用模擬各個(gè)模塊端口之間的信號(hào)通信，實(shí)現(xiàn)模塊兩兩之間的通信連接，并通過在所述函數(shù)中加入時(shí)序信息模擬數(shù)字電路中的寄存器非阻塞賦值，建立流水線，得到仿真的波形上運(yùn)算輸入數(shù)據(jù)和運(yùn)算輸出數(shù)據(jù)周期精確模型。
[0006]所述可重構(gòu)專用處理器核的周期精確的仿真模型的進(jìn)一步設(shè)計(jì)在于所述控制模塊包括
配置單元，根據(jù)設(shè)置配置單元中的寄存器完成對(duì)控制模塊的配置、啟動(dòng)操作；
中斷、異常處理單元，包括中斷處理單元與異常處理單元，接收控制模塊與運(yùn)算模塊的中斷信號(hào)與異常信號(hào)，用于實(shí)現(xiàn)對(duì)各級(jí)中斷分別處理，以及運(yùn)算模塊異常的處理；
狀態(tài)查詢單元，用于對(duì)各模塊狀態(tài)的查詢，以確定對(duì)應(yīng)模塊的后續(xù)操作。
[0007]所述可重構(gòu)專用處理器核的周期精確的仿真模型的進(jìn)一步設(shè)計(jì)在于，所述運(yùn)算模塊由若干個(gè)運(yùn)算子單元組成，每個(gè)運(yùn)算單元對(duì)應(yīng)一種算法的建模。
[0008]根據(jù)所述可重構(gòu)專用處理器核的周期精確的仿真模型，提供一種可重構(gòu)專用處理器核的周期精確的仿真模型的硬件架構(gòu)，所述硬件架構(gòu)包括可重構(gòu)計(jì)算陣列單元、主控制器、配置寄存器、重構(gòu)控制器、訪存開關(guān)網(wǎng)絡(luò)、存儲(chǔ)器、DMA單元以及總線接口，所述重構(gòu)控制器、配置寄存器、DMA接口以及總線接口分別與主控制器通信連接，所述重構(gòu)控制器、配置寄存器分別與主控制器通信連接形成所述控制模塊；可重構(gòu)專用處理器核通過訪存開關(guān)網(wǎng)絡(luò)與存儲(chǔ)器通信連接形成所述運(yùn)算模塊；所述傳輸模塊包括所述DMA單元與總線接口，所述DMA單元與主控制器通信連接，所述總線接口通過所述DMA單元與存儲(chǔ)器通信連接形成數(shù)據(jù)通道，所述總線接口分別與所述配置寄存器以及總控制器通信連接形成控制通道。
[0009]所述可重構(gòu)專用處理器核的周期精確的仿真模型的硬件架構(gòu)的進(jìn)一步設(shè)計(jì)在于，所述總線接口為AXI接口。
[0010]本發(fā)明的優(yōu)點(diǎn)如下:
(I )、本發(fā)明基于SystemC語言建模，因此，具有良好的軟硬件接口 ；
(2)、本發(fā)明是周期精確模型，因此，能很好的仿真出硬件的時(shí)序邏輯，以便快速發(fā)現(xiàn)問
題；
(3 )、相比其他的仿真工具(VCS)、驗(yàn)證平臺(tái)(FPGA)，該模型的驗(yàn)證平臺(tái)搭建簡(jiǎn)單，仿真速度快。
【專利附圖】

【附圖說明】
[0011]圖1是可重構(gòu)專用處理器核的硬件架構(gòu)圖。
[0012]圖2是可重構(gòu)專用處理器和周期精確模型簡(jiǎn)化架構(gòu)圖。
[0013]圖3是主控制器配置模塊接口。
[0014]圖4是中斷處理模塊接口。
[0015]圖5是異常處理模塊接口。
[0016]圖6是狀態(tài)查詢模塊接口。
[0017]圖7是DMA數(shù)據(jù)傳輸模塊接口。
[0018]圖8是不同仿真驗(yàn)證平臺(tái)性能比較圖。
【具體實(shí)施方式】
[0019]下面結(jié)合附圖對(duì)本發(fā)明方案進(jìn)行詳細(xì)說明。
[0020]本實(shí)施例提供的可重構(gòu)專用處理器核的周期精確的仿真模型，基于SystemC周期精確模型，包括控制模塊、傳輸模塊以及運(yùn)算模塊?？刂颇K，發(fā)出配置參數(shù)，用于控制與所述模型外部的交互以及模型內(nèi)部的各模塊的工作狀態(tài)。傳輸模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于與專用處理器核外部以及專用處理器核內(nèi)部的數(shù)據(jù)傳輸。運(yùn)算模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于根據(jù)接收到的配置參數(shù)所述選定設(shè)定的算法進(jìn)行運(yùn)
笪
[0021]進(jìn)一步的，控制模塊、傳輸模塊以及運(yùn)算模塊之間通過函數(shù)調(diào)用模擬各個(gè)模塊端口之間的信號(hào)通信，實(shí)現(xiàn)模塊兩兩之間的通信連接，并通過在函數(shù)中加入時(shí)序信息模擬數(shù)字電路中的寄存器非阻塞賦值，進(jìn)而建立流水線，得到仿真的波形上運(yùn)算輸入數(shù)據(jù)和運(yùn)算輸出數(shù)據(jù)周期精確模型。
[0022]其中，控制模塊主要由配置單元、中斷、異常處理單元、信號(hào)與異常信號(hào)以及狀態(tài)查詢單元組成。本實(shí)施例的配置單元，根據(jù)設(shè)置配置單元中的寄存器完成對(duì)控制模塊的配置、啟動(dòng)操作。配置單元的輸入輸出接口包括可重構(gòu)專用處理器核工作模式(主設(shè)備、從設(shè)備)，配置寄存器起始地址Reg_Addr，運(yùn)算模塊選擇Module_Sel，參見圖3。
[0023]本實(shí)施例的中斷、異常處理單元，包括中斷處理單元與異常處理單元，參見圖4、圖5，接收控制模塊與運(yùn)算模塊的中斷信號(hào)與異常信號(hào)，用于實(shí)現(xiàn)對(duì)各級(jí)中斷分別處理，以及運(yùn)算模塊異常的處理。
[0024]本實(shí)施例的狀態(tài)查詢單元，用于外部數(shù)據(jù)信號(hào)處理器(DSP)等外部設(shè)備對(duì)該模型內(nèi)各模塊狀態(tài)的查詢，以確定對(duì)應(yīng)模塊的后續(xù)操作，參見圖6。
[0025]本實(shí)施例的運(yùn)算模塊由17個(gè)運(yùn)算子單元組成，每個(gè)運(yùn)算單元對(duì)應(yīng)一種算法的建模。其中包括FFT/IFFT運(yùn) 算，向量自相關(guān)、互相關(guān)、加減法、乘法、矩陣求逆、加減法、乘法、點(diǎn)乘、協(xié)方差、實(shí)數(shù)/復(fù)數(shù)FIR、實(shí)數(shù)/復(fù)數(shù)多普勒、定浮轉(zhuǎn)換以及復(fù)數(shù)求模等運(yùn)算。運(yùn)算模塊根據(jù)控制模塊的配置參數(shù)，實(shí)現(xiàn)特定算法的運(yùn)算，該模塊是整個(gè)系統(tǒng)建模的主要部分，也是芯片的核心部分。
[0026]根據(jù)上述可重構(gòu)專用處理器核的周期精確的仿真模型，提供一種可重構(gòu)專用處理器核的周期精確的仿真模型的硬件架構(gòu)。該硬件架構(gòu)主要由可重構(gòu)計(jì)算陣列單元、主控制器、配置寄存器、重構(gòu)控制器、訪存開關(guān)網(wǎng)絡(luò)、存儲(chǔ)器、DMA單元以及總線接口組成。
[0027]其中，重構(gòu)控制器、配置寄存器、DMA接口以及總線接口分別與主控制器通信連接，重構(gòu)控制器、配置寄存器分別與主控制器通信連接形成上述控制模塊。
[0028]可重構(gòu)專用處理器核通過訪存開關(guān)網(wǎng)絡(luò)與存儲(chǔ)器通信連接形成上述運(yùn)算模塊。
[0029]傳輸模塊主要由DMA單元與總線接口組成，DMA單元與主控制器通信連接?？偩€接口通過DMA單元與存儲(chǔ)器通信連接形成數(shù)據(jù)通道，總線接口分別與配置寄存器以及總控制器通信連接形成控制通道。本實(shí)施例采用的總線接口為AXI接口。
[0030]本發(fā)明是基于SystemC周期精確模型，因此，該模型與RTL級(jí)還具有周期基本一致性。該模型包括控制模塊、傳輸模塊、預(yù)算模塊。運(yùn)用系統(tǒng)級(jí)語言在抽象層次上封裝，并通過端口與外界通信，模塊之間通過信號(hào)交換數(shù)據(jù)。信號(hào)是數(shù)據(jù)容器，當(dāng)數(shù)據(jù)發(fā)生改變時(shí)，產(chǎn)生事件，驅(qū)動(dòng)仿真器。信號(hào)建立了模塊間的直接連接。而端口可以看作“信號(hào)指針”，端口與一個(gè)信號(hào)關(guān)聯(lián)在一起。SystemC信號(hào)和端口支持延遲賦值，通過一個(gè)Λ延遲建模硬件信號(hào)的行為?！餮舆t是最小的仿真步。仿真核支持△周期，一個(gè)△周期包含了許多估值和更新相。一個(gè)仿真時(shí)間有多個(gè)Λ周期。當(dāng)事件調(diào)用函數(shù)notify O時(shí)，將在仿真環(huán)境的Λ事件隊(duì)列中插入這個(gè)事件。用requestO發(fā)出更新請(qǐng)求,在更新時(shí)調(diào)用updataO更新信號(hào)。
[0031]SystemC中端口和信號(hào)的讀寫正是基于Λ延遲實(shí)現(xiàn)的。受時(shí)鐘觸發(fā)的時(shí)序邏輯電路中提供的寫方法，在時(shí)間片結(jié)束時(shí)才對(duì)其進(jìn)行數(shù)據(jù)的更新。所以在本周期讀取的端口和信號(hào)是上個(gè)周期的數(shù)據(jù)，而本周期更新的數(shù)據(jù)要到下個(gè)周期才能讀取。端口和信號(hào)的這個(gè)屬性正是與高級(jí)語言普通數(shù)據(jù)類型的重要區(qū)別之一。所以，利用這一特點(diǎn)就可以實(shí)現(xiàn)硬件上的寄存器、存儲(chǔ)器等模型，可以用來模擬數(shù)字電路中的寄存器非阻塞賦值。
[0032]本發(fā)明中采用非阻塞賦值延遲來實(shí)現(xiàn)流水建立時(shí)間的過渡。一般地，在數(shù)字電路中加法器、乘法器和除法器等都不可能在一個(gè)周期內(nèi)完成運(yùn)算，并且在設(shè)計(jì)中有可能需求加法器與乘法器的組合組成乘累加起等等。這些在數(shù)字電路設(shè)計(jì)中，往往流水的方式進(jìn)行設(shè)計(jì)，這樣可以是設(shè)計(jì)達(dá)到更小的時(shí)間要求。而相對(duì)于高級(jí)語言，加減法、乘除法都是可以在一個(gè)周期內(nèi)完成運(yùn)算。在受時(shí)鐘觸發(fā)的時(shí)序邏輯電路中，一個(gè)流水線的實(shí)現(xiàn)需要經(jīng)過一段的流水建立時(shí)間，才能實(shí)現(xiàn)每個(gè)周期都能完成一個(gè)運(yùn)算數(shù)據(jù)的輸出。所以，在本周期內(nèi)輸入的數(shù)據(jù)需要，需要經(jīng)過N個(gè)周期后輸出的數(shù)據(jù)才是本次運(yùn)算的結(jié)果。本發(fā)明中實(shí)現(xiàn)方法是利用非阻塞賦值實(shí)現(xiàn)N個(gè)周期的數(shù)據(jù)輸入延遲來模擬流水線。所以，利用這一特點(diǎn)就可以在仿真的波形上運(yùn)算輸入數(shù)據(jù)和運(yùn)算輸出數(shù)據(jù)周期精確模型，并且能實(shí)現(xiàn)流水線的建立。
[0033]本發(fā)明為了使模型周期更加精確，在設(shè)計(jì)結(jié)束后的驗(yàn)證過程中，不僅驗(yàn)證模型功能上的正確性，同時(shí)驗(yàn)證模型時(shí)序、周期上的正確性。并通過人為的校正，實(shí)現(xiàn)模型的周期盡可能的準(zhǔn)確。由于在硬件設(shè)計(jì)過程中，特別在后期bug調(diào)試中，往往會(huì)影響到硬件設(shè)計(jì)的周期數(shù)，但在模型中不一定存在這種bug，所以，就需要通過人為地增加延遲來滿足周期數(shù)的一致性。
[0034]本發(fā)明實(shí)現(xiàn)的是一種可重構(gòu)專用處理器核周期精確模型，其目的在于實(shí)現(xiàn)可重構(gòu)專用處理器核的仿真。如圖8，高級(jí)語言在仿真速度上有著明顯的優(yōu)勢(shì)，能快速地定位問題的所在。并且其仿真環(huán)境的搭建也比較簡(jiǎn)單，能隨時(shí)進(jìn)行仿真測(cè)試。
【權(quán)利要求】
1.可重構(gòu)專用處理器核的周期精確的仿真模型，基于SystemC周期精確模型，其特征在于包括 控制模塊，發(fā)出配置參數(shù)，用于控制與所述模型外部的交互以及模型內(nèi)部的各模塊的工作狀態(tài)； 傳輸模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于與專用處理器核外部以及專用處理器核內(nèi)部的數(shù)據(jù)傳輸； 運(yùn)算模塊，接收所述控制模塊發(fā)出的配置參數(shù)，用于根據(jù)接收到的配置參數(shù)所述選定設(shè)定的算法進(jìn)行運(yùn)算。
2.根據(jù)權(quán)利要求1所述的可重構(gòu)專用處理器核的周期精確的仿真模型，其特征在于所述控制模塊、傳輸模塊以及運(yùn)算模塊之間通過函數(shù)調(diào)用模擬各個(gè)模塊端口之間的信號(hào)通信，實(shí)現(xiàn)模塊兩兩之間的通信連接，并通過在所述函數(shù)中加入時(shí)序信息模擬數(shù)字電路中的寄存器非阻塞賦值，建立流水線，得到仿真的波形上運(yùn)算輸入數(shù)據(jù)和運(yùn)算輸出數(shù)據(jù)周期精確模型。
3.根據(jù)權(quán)利要求2所述的可重構(gòu)專用處理器核的周期精確的仿真模型，其特征在于所述控制模塊包括 配置單元，根據(jù)設(shè)置配置單元中的寄存器完成對(duì)控制模塊的配置、啟動(dòng)操作； 中斷、異常處理單元，包括中斷處理單元與異常處理單元，接收控制模塊與運(yùn)算模塊的中斷信號(hào)與異常信號(hào)，用于實(shí)現(xiàn)對(duì)各級(jí)中斷分別處理，以及運(yùn)算模塊異常的處理； 狀態(tài)查詢單元，用于對(duì)各模塊狀態(tài)的查詢，以確定對(duì)應(yīng)模塊的后續(xù)操作。
4.根據(jù)權(quán)利要求1所述的可重構(gòu)專用處理器核的周期精確的仿真模型，其特征在于所述運(yùn)算模塊由若干個(gè)運(yùn)算子單元組成，每個(gè)運(yùn)算單元對(duì)應(yīng)一種算法的建模。
5.根據(jù)權(quán)利要求1-4的任意一項(xiàng)所述的可重構(gòu)專用處理器核的周期精確的仿真模型，提供一種可重構(gòu)專用處理器核的周期精確的仿真模型的硬件架構(gòu)，其特征在于所述硬件架構(gòu)包括可重構(gòu)計(jì)算陣列單元、主控制器、配置寄存器、重構(gòu)控制器、訪存開關(guān)網(wǎng)絡(luò)、存儲(chǔ)器、DMA單元以及總線接口，所述重構(gòu)控制器、配置寄存器、DMA接口以及總線接口分別與主控制器通信連接，所述重構(gòu)控制器、配置寄存器分別與主控制器通信連接形成所述控制模塊；可重構(gòu)專用處理器核通過訪存開關(guān)網(wǎng)絡(luò)與存儲(chǔ)器通信連接形成所述運(yùn)算模塊；所述傳輸模塊包括所述DMA單元與總線接口，所述DMA單元與主控制器通信連接，所述總線接口通過所述DMA單元與存儲(chǔ)器通信連接形成數(shù)據(jù)通道，所述總線接口分別與所述配置寄存器以及總控制器通信連接形成控制通道。
6.根據(jù)權(quán)利要求1所述可重構(gòu)專用處理器核的周期精確的仿真模型的硬件架構(gòu)，其特征在于所述總線接口為AXI接口。
【文檔編號(hào)】G06F17/50GK103927219SQ201410183168
【公開日】2014年7月16日 申請(qǐng)日期:2014年5月4日 優(yōu)先權(quán)日:2014年5月4日
【發(fā)明者】潘紅兵, 李麗, 包志忠, 呂飛, 樊恩辰, 李可生, 楊博, 徐天偉, 陳輝, 何書專, 沙金, 李偉 申請(qǐng)人:南京大學(xué)