用于對準(zhǔn)集成電路上的時鐘信號的方法和設(shè)備的制作方法
【專利摘要】本發(fā)明涉及用于對準(zhǔn)集成電路上的時鐘信號的方法和設(shè)備。一種對準(zhǔn)在集成電路上的多個收發(fā)器通道中的時鐘信號的方法，該方法可以包括：基于從主收發(fā)器通道接收的主時鐘信號來調(diào)整在從收發(fā)器通道處的從時鐘信號。從收發(fā)器通道中的時鐘產(chǎn)生電路和/或延遲電路可以用于調(diào)整所述從時鐘信號以產(chǎn)生中間從時鐘信號?？梢曰谠谒鲋魇瞻l(fā)器通道接收的中間從時鐘信號來調(diào)整主時鐘信號以獲得總調(diào)整值?；谠谒鲋魇瞻l(fā)器通道做出的總調(diào)整在從收發(fā)器通道可以進一步調(diào)整中間從時鐘信號的相位。
【專利說明】用于對準(zhǔn)集成電路上的時鐘信號的方法和設(shè)備
[0001]本申請要求2013年I月16日提交的美國專利申請N0.13/742, 775的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及對準(zhǔn)時鐘信號的方法和設(shè)備，更具體地，涉及對準(zhǔn)集成電路上的時鐘信號的方法和設(shè)備。
【背景技術(shù)】
[0003]集成電路器件，諸如現(xiàn)場可編程門陣列(FPGA)、專用集成電路(ASIC)等可以用于實現(xiàn)各種功能。例如，F(xiàn)PGA器件可以被配置為基于不同用戶設(shè)計執(zhí)行各種用戶功能?？梢栽诟鞣N不同系統(tǒng)(例如，通信系統(tǒng))中使用集成電路器件。
[0004]集成電路器件可以包括支持多種協(xié)議的多個輸入-輸出元件。作為示例，集成電路器件可以包括高速收發(fā)器(發(fā)送器和接收器)通道，其可以用于與連接到該器件的其它部件或者電路通信。集成電路器件上的收發(fā)器通道通常支持多個不同的輸入-輸出協(xié)議。
[0005]很多多通路高速串行接口協(xié)議(例如，Interlaken, PCIExpress, XAUI)可以對具體接口中的任何兩個發(fā)送通道之間存在的數(shù)據(jù)偏斜的量施加要求。為了確保不同通道之間的正確同步，可以使用電路來使偏斜最小化。這種電路可以用于“接合”收發(fā)器通道(例如，以減少每對收發(fā)器通道之間的偏斜)。
[0006]一般地，用于收發(fā)器通道接合的常規(guī)技術(shù)帶來若干限制和折中(例如，對支持的數(shù)據(jù)率、可被接合的通道的數(shù)量、通道的位置等的限制)。為了克服一些限制和折中，集成電路器件通常包括支持多個不同接合方法的電路。然而，包括這些類型的接合電路的需要導(dǎo)致附加的硅面積開銷并且可能增大設(shè)計復(fù)雜度(即，需要更長的驗證時間)。

【發(fā)明內(nèi)容】

[0007]提供用于動態(tài)地最小化高速串行接口中的多個輸入-輸出元件(例如收發(fā)器通道)之間的偏斜的電路和技術(shù)。本發(fā)明的實施方式可以包括將多個收發(fā)器通道接合到一起的電路和技術(shù)。
[0008]應(yīng)理解的是可以按照多種方式諸如過程、設(shè)備、系統(tǒng)或者裝置來實現(xiàn)本發(fā)明。下面描述本發(fā)明的幾個發(fā)明實施方式。
[0009]一種對準(zhǔn)在集成電路上的多個收發(fā)器通道中的時鐘信號的方法，該方法可以包括:基于主時鐘信號的相位調(diào)整從時鐘信號的相位以產(chǎn)生中間從時鐘信號?？梢詮闹魇瞻l(fā)器通道接收主時鐘通道。隨后，可以基于由從收發(fā)器通道產(chǎn)生的中間從時鐘信號的相位調(diào)整主時鐘信號的相位?；谶M行的調(diào)整獲得總調(diào)整值，并且基于所獲得的總調(diào)整值可以在從收發(fā)器通道進一步調(diào)整中間從時鐘信號的相位。經(jīng)調(diào)整的從時鐘信號可以由叢收發(fā)器通道產(chǎn)生。
[0010]校準(zhǔn)集成電路中的時鐘信號的方法可以包括:在不同收發(fā)器通道電路接收時鐘信號并且調(diào)整接收的時鐘信號。作為示例，具有第一時鐘信號的第一收發(fā)器通道電路可以從第二收發(fā)器通道電路接收第二時鐘信號。第一收發(fā)器通道電路可以包括時鐘產(chǎn)生電路。時鐘產(chǎn)生電路可以基于在所述第一收發(fā)器通道電路接收的所述第二時鐘信號的相位調(diào)整所述第一時鐘信號的相位。在一個實施方式中，第一收發(fā)器通道電路可以進一步包括延遲電路。利用延遲電路基于預(yù)定偏置值可以調(diào)整第一時鐘信號的相位以對準(zhǔn)所述第二收發(fā)器通道電路處的所述第二時鐘信號的相位。
[0011]集成電路可以包括具有可操作以輸出通道時鐘信號的時鐘電路的收發(fā)器通道電路。所述集成電路可以還包括:相位檢測器電路，其可操作以將通道時鐘信號與基準(zhǔn)時鐘信號比較以響應(yīng)于所述通道時鐘信號和所述基準(zhǔn)時鐘信號之間的所述比較產(chǎn)生相位輸出信號。所述集成電路還可以包括:延遲電路，其可操作以接收所述通道時鐘信號和所述相位輸出信號以基于所述通道時鐘信號和控制信號產(chǎn)生延遲的通道時鐘信號。
【專利附圖】

【附圖說明】
[0012]圖1是根據(jù)本發(fā)明的一個實施方式的示例性的集成電路的框圖。
[0013]圖2A示出根據(jù)本發(fā)明的一個實施方式的以接合的配置而耦合的兩個示例性串行器。
[0014]圖2B示出根據(jù)本發(fā)明的一個實施方式的示例性時鐘產(chǎn)生緩沖電路。
[0015]圖3A示出根據(jù)本發(fā)明的一個實施方式的具有校準(zhǔn)電路的示例性的接合的收發(fā)器通道電路。
[0016]圖3B不出描繪根據(jù)本發(fā)明的一個實施方式的從時鐘信號和主時鐘信號的不同階段的示例性的波形。
[0017]圖4示出根據(jù)本發(fā)明的一個實施方式的用于在集成電路中校準(zhǔn)時鐘信號的示例性步驟。
[0018]圖5A示出根據(jù)本發(fā)明的一個實施方式的具有校準(zhǔn)電路的例示性的收發(fā)器通道電路。
[0019]圖5B示出根據(jù)本發(fā)明的另一個實施方式的示例性的收發(fā)器通道。
[0020]圖6A描繪根據(jù)本發(fā)明的一個實施方式的一起處于“上接合”配置中的兩個示例性收發(fā)器通道。
[0021]圖6B示出描繪根據(jù)本發(fā)明的一個實施方式的一起處于“上接合”配置中的兩個收發(fā)器通道的從時鐘信號和主時鐘信號的示例性波形。
[0022]圖7A示出根據(jù)本發(fā)明的一個實施方式的處于“下接合”配置的示例性收發(fā)器通道。
[0023]圖7B示出描繪根據(jù)本發(fā)明的一個實施方式的處于“下接合”配置的兩個收發(fā)器通道的從時鐘信號和主時鐘信號以及所得到的被施加傳播延遲補償?shù)慕?jīng)調(diào)整的從時鐘輸出的示例性波形。
[0024]圖8是根據(jù)本發(fā)明的一個實施方式的用于集成電路中對準(zhǔn)時鐘信號的示例性步驟的流程圖。
【具體實施方式】[0025]此處提供的實施方式包括用于在集成電路(IC)中同步時鐘信號(例如，不同輸入-輸出通道之間的時鐘信號)的電路和技術(shù)。
[0026]在沒有一些或者全部這些具體細(xì)節(jié)的情況下可以實現(xiàn)本示例性實施方式對于本領(lǐng)域技術(shù)人員是顯而易見的。在其它示例中，沒有詳細(xì)描述公知操作以免不必要地使本實施方式不清楚。
[0027]諸如現(xiàn)場可編程門陣列(FPGA)器件這樣的IC器件通常包括高速輸入-輸出電路，其包括收發(fā)器通道等。圖1旨在例示并且不旨在限制，其示出可以實現(xiàn)本發(fā)明的實施方式的IC100的簡化框圖。一般地，諸如IC100的IC器件包括核心邏輯區(qū)域115和輸入-輸出元件110。其它輔助電路，諸如用于時鐘產(chǎn)生和定時的鎖相環(huán)(PLL)125可以位于核心邏輯區(qū)域115的外部(例如，在IC100的角落并且鄰近輸入-輸出元件110)或者在集成電路100上的其它位置。
[0028]核心邏輯區(qū)域115可以被邏輯單元填充，邏輯單元可以包括“邏輯元件”(LE) 117以及其它電路。LE117可以包括基于查找表的邏輯區(qū)域并且可以被分組為“邏輯陣列塊”(LAB)0 LE117和LE或者LAB的組可以被配置為執(zhí)行用戶期望的邏輯功能。加載到配置存儲器中的配置數(shù)據(jù)可以用于產(chǎn)生用于配置LE117和LE和LAB的組執(zhí)行期望邏輯功能的控制信號。在輸入-輸出元件110從外部電路接收的信號可以被從輸入-輸出元件110路由到核心邏輯區(qū)域115和IC100上的其它邏輯塊。核心邏輯區(qū)域115和IC100上的其它邏輯塊可以基于接收的信號執(zhí)行功能。
[0029]信號可以從核心邏輯區(qū)域115和IC100的其它有關(guān)邏輯塊發(fā)送到通過輸入-輸出元件110可以連接到IC100的其它外部電路或者部件。單個器件例如IC100可以潛在地支持多種不同接口，并且每個單獨輸入-輸出組110可以利用不同接口或者協(xié)議(例如，高速串行接口協(xié)議)支持不同的輸入-輸出標(biāo)準(zhǔn)。
[0030]在圖1的實施方式中，輸入-輸出元件110可以包括輸入-輸出緩沖器和將IC100連接到其它外部部件的高速發(fā)送器/接收器電路。收發(fā)器通道可以一般被劃分為兩個塊(圖1中未示出)。收發(fā)器通道可以例如包括物理編碼子層(PCS)塊和物理介質(zhì)附接(PMA)塊。PCS塊是位于器件的核心區(qū)域(例如，核心區(qū)域115)和PMA塊之間的塊。PCS可以包括解碼器、編碼器、對準(zhǔn)電路、以及諸如先入先出(FIFO)塊的寄存器等。PMA塊通常將IC器件(例如，IC100)連接到通道，產(chǎn)生要求的時鐘，并且將數(shù)據(jù)從并行轉(zhuǎn)換為串行(以及從串行到并行)。
[0031]因此，在收發(fā)器通道中，PMA發(fā)送器塊中可以包括串行器。串行器可以接收并行數(shù)據(jù)字并且對數(shù)據(jù)串行化以便在較高的串行數(shù)據(jù)率傳輸。作為示例，并行數(shù)據(jù)字可以由并行時鐘鎖存到串行器中，并且由串行時鐘(例如，與并行時鐘相比通常呈現(xiàn)較高頻率的時鐘信號)移出串行器。
[0032]多個收發(fā)器通道，或者更具體地，不同收發(fā)器通道中的串行器可以以接合配置耦合在一起。圖2A示出根據(jù)本發(fā)明的一個實施方式的以接合配置配對到一起的兩個串行器250A和250B。應(yīng)理解的是盡管示出了僅僅兩個串行器，但是在本發(fā)明中，更多的串行器可以接合到一起。在圖2A的實施方式中，串行器250A和250B分別經(jīng)由相位補償FIF0220A和220B從邏輯塊210分別接收數(shù)據(jù)字215A和215B。邏輯塊210可以是在集成電路的核心區(qū)域(例如圖1的核心區(qū)域115)中實現(xiàn)的協(xié)議接口邏輯塊。相位補償FIF0220A和220B可以是位于集成電路的核心區(qū)域和PMA塊之間的PCS塊的一部分。
[0033]在圖2A的實施方式中，串行器250A和250B可以是PMA塊的一部分。如上所述，串行器250A和250B可以將較低速的并行信號轉(zhuǎn)換為高速串行信號。在圖2A的實施方式中，相位補償FIF0220A和220B接收系統(tǒng)時鐘信號208和相應(yīng)的并行時鐘信號218A和218B。應(yīng)理解的是每個收發(fā)器通道可以包括專用相位補償FIFO(例如，相位補償FIF0220A和220B)，其將系統(tǒng)時鐘域和收發(fā)器通道時鐘域之間可能存在的相位變化解耦合。
[0034]數(shù)據(jù)字215A和215B從系統(tǒng)時鐘域傳遞到針對各收發(fā)器的相應(yīng)的并行時鐘域。數(shù)據(jù)字215A和215B接著從各收發(fā)器的并行時鐘域被發(fā)送到相應(yīng)的串行器250A和250B用于串行傳送。專用電路(在圖2A中由接合電路總線225表示)可以用于確保針對每個收發(fā)器通道的相位補償FIFO (例如，220A和220B)的讀取側(cè)被同時釋放，使得數(shù)據(jù)字215A和215B被從相位補償FIF0220A和220B同時去除(或者至少相對同時，具有最少可能的偏斜量)。
[0035]在一個實施方式中，接合控制電路(作為耦合在相位補償FIF0220A和220B之間的接合電路總線225示出)可以要求在接合的收發(fā)器通道之間傳遞握手信號以確保相位補償FIF0220A和220B完全同步(例如，當(dāng)FIF0220A和220B中的邏輯電平的過渡基本上同時發(fā)生或者過渡與公共時鐘信號的邏輯電平的變化緊密相關(guān)時)。在沒有該電路的情況下，相位補償FIF0220A和220B可以潛在地結(jié)束于不同的狀態(tài)，并且當(dāng)數(shù)據(jù)字215A和215B被發(fā)送到相應(yīng)的串行器250A和250B時可以存在數(shù)據(jù)偏斜。
[0036]應(yīng)理解的是PMA塊中的串行器250A和250B將從PCS塊接收的并行數(shù)據(jù)字215A和215B串行化，并且分別發(fā)送并行數(shù)據(jù)字作為輸出252A和252B。在圖2A的實施方式中，串行器250A和250B由相應(yīng)的并行時鐘信號218A和218B和相應(yīng)的串行時鐘信號248A和248B定時鐘。應(yīng)理解的是每個收發(fā)器通道可以包括其自身的時鐘產(chǎn)生電路(圖2A中未示出)以產(chǎn)生其自身的串行時鐘信號和并行時鐘信號。
[0037]因此，并行時鐘信號(例如，218A和218B)和串行時鐘信號(248A和248B)可以由它們的相應(yīng)時鐘產(chǎn)生緩沖電路產(chǎn)生(以下將參照圖2B描述其細(xì)節(jié))。偏斜(或者更具體地，串行時鐘偏斜)可以出現(xiàn)在串行器250A和250B之間，因為時鐘信號218A和218B可以在不同時間到達相應(yīng)串行器。在并行時鐘信號218A和218B之間還可以存在并行時鐘偏斜，并且在并行數(shù)據(jù)字215A和215B之間存在并行數(shù)據(jù)偏斜。然而，相比于相位補償FIF0220A和220B之間的并行時鐘偏斜和并行數(shù)據(jù)偏斜，串行器250A和250B之間的串行時鐘偏斜可以相對不明顯。
[0038]圖2B示出根據(jù)本發(fā)明的一個實施方式的例示性時鐘產(chǎn)生緩沖電路260。時鐘產(chǎn)生緩沖電路260可以從時鐘源，諸如來自PLL電路265的pll_cl0ck267接收高頻率時鐘以及復(fù)位信號(例如，復(fù)位270)。時鐘產(chǎn)生緩沖電路260還可以包括多個除法器電路，諸如除法器電路275A和275B。
[0039]除法器電路275A劃分輸入時鐘信號(在此情況下為pll_cl0ck267)以產(chǎn)生高頻率串行時鐘信號(例如，serial_clock248)，并且除法器電路275B進一步劃分輸入時鐘信號以產(chǎn)生低頻率并行時鐘(例如，parallel_clock218)。應(yīng)理解的是各收發(fā)器通道可以具有其自身的時鐘產(chǎn)生緩沖電路，諸如時鐘產(chǎn)生緩沖電路260，以允許各通道以非接合配置單獨運行。然而，在接合配置中，當(dāng)各通道產(chǎn)生其自身的分頻的時鐘時，在多個通道上的時鐘之間會發(fā)生時鐘偏斜。因而，可以需要校準(zhǔn)以最小化多個接合的收發(fā)器通道之間的偏斜(例如，減小圖2A的相位補償FIF0220A和220B之間的數(shù)據(jù)偏斜的校準(zhǔn))。
[0040]圖3A示出根據(jù)本發(fā)明的一個實施方式的具有校準(zhǔn)電路的例示性的接合的收發(fā)器通道電路300。收發(fā)器通道310A和310B以圖3A的實施方式中的接合配置耦合到一起。收發(fā)器通道可以包括時鐘產(chǎn)生緩沖電路、相位檢測器電路和延遲電路等。作為示例，收發(fā)器通道310A包括其自身的時鐘產(chǎn)生緩沖電路260A、相位檢測器電路305A和延遲電路306A。時鐘產(chǎn)生緩沖電路260A可以產(chǎn)生用于收發(fā)器通道310A (和串行器309A)的并行時鐘信號(例如，parallel_clock218A)，并且時鐘產(chǎn)生緩沖電路260B可以產(chǎn)生用于收發(fā)器通道310B(和串行器309B)的另一個并行時鐘信號(例如，parallel_clock218B)。
[0041]在接合的收發(fā)器通道電路300中，收發(fā)器通道310A可以是從收發(fā)器通道，并且收發(fā)器通道310B可以是主收發(fā)器通道。因此，在收發(fā)器通道318B的并行時鐘信號(例如，delayed_parallel_clock308B)可以是從主收發(fā)器通道(例如，收發(fā)器通道310B)發(fā)送到從收發(fā)器通道(例如，收發(fā)器通道310A)的主時鐘信號以校準(zhǔn)從收發(fā)器通道處的從時鐘信號。
[0042]作為示例，時鐘產(chǎn)生緩沖電路260B可以產(chǎn)生并行時鐘信號，parallel_clock信號218B。延遲電路306B可以接收parallel_clock信號218B，并且可操作以按照需要延遲parallel_clock信號218B。例如,在校準(zhǔn)之前,parallel_clock信號218B可以從延遲電路306B被發(fā)送作為delayed_parallel_clock信號308B,而沒有對時鐘信號(例如,parallel_clock信號218B)施加的任何實際延遲。在圖3A的實施方式中，delayed_parallel_clock信號308B可以從主收發(fā)器通道310B發(fā)送到從收發(fā)器通道310A的相位檢測器電路305A。相位檢測器電路 305A 將 delayed_parallel_clock 信號 308B 和 delayed_parallel_clock信號308A作比較以確定delayed_parallel_cl0ck信號308A需要的調(diào)整的程度。相位檢測器電路305A可以基于在從收發(fā)器通道310A接收到的delayed_parallel_clock信號308B接著產(chǎn)生控制信號(例如，phaSe_out信號302A)以調(diào)整從時鐘信號(在此情況下，是delayed_parallel_clock 信號 308A)的相位。
[0043]在圖3A的實施方式中，相位檢測器電路305A產(chǎn)生并且發(fā)送phase_out信號302A到校準(zhǔn)邏輯320A。校準(zhǔn)邏輯320A可以產(chǎn)生另一個控制信號cl0ck_slip信號322A，以調(diào)整從時鐘信號(例如，以調(diào)整parallel_clock信號218A)。在一個實施方式中，clock_slip信號322A可以延遲由時鐘產(chǎn)生緩沖電路260A產(chǎn)生的從時鐘信號達至少一個時鐘周期，以調(diào)整從時鐘信號(例如，parallel_clock信號218A)的相位。
[0044]在一個實施方式中，在此階段對在從收發(fā)器通道310A的從時鐘信號進行的調(diào)整(例如，基于來自相位檢測器電路305A的phaseout信號302A的調(diào)整)可以被稱為粗粒度調(diào)整。來自時鐘產(chǎn)生緩沖電路260A的經(jīng)調(diào)整的從時鐘信號(例如，parallel_clock信號218A)可以由延遲電路306A進一步調(diào)整。在一個實施方式中，校準(zhǔn)邏輯320A可以輸出另一個控制信號(例如,delay_control信號324A)并且延遲電路306A可以基于從校準(zhǔn)邏輯320A接收的控制信號調(diào)整parallel_clock信號218A。由延遲電路306A做出的調(diào)整可以被稱為細(xì)粒度調(diào)整，并且得到的信號可以被稱為細(xì)調(diào)諧的時鐘信號。與粗粒度調(diào)整相比，細(xì)粒度調(diào)整是更精確的調(diào)整。例如，與粗粒度調(diào)整相比，細(xì)粒度調(diào)整可以允許做出相對更小的增量的延遲調(diào)整。
[0045]延遲電路306A可以接著產(chǎn)生中間從時鐘信號,諸如delayed_parallel_clock信號308A。在一個實施方式中，可以基于預(yù)定偏置值隨后調(diào)整中間從時鐘信號。作為示例，可以在器件的特征化期間獲得該預(yù)定偏置值。在中間從時鐘信號以預(yù)定偏置值移位之后，在從收發(fā)器通道310A處的從時鐘信號可以因而與主收發(fā)器通道310B處的主時鐘信號對準(zhǔn)。
[0046]對準(zhǔn)的從時鐘信號(在此情況下，是delayed_parallel_clock信號308A)可以在從收發(fā)器通道310A從延遲電路306A發(fā)送作為輸出。在一個實施方式中，對準(zhǔn)的從時鐘信號可以通過接合控制電路225A發(fā)送到另一個收發(fā)器通道中的相位補償FIFO，以確保相位補償FIFO (例如，圖2A的相位補償FIF0220A和220B)被適當(dāng)同步。應(yīng)理解的是為了減少接合的通道之間的偏斜，來自相應(yīng)的收發(fā)器通道(例如，收發(fā)器通道310A和310B)處的相位補償FIFO (圖3A的實施方式中未示出)的并行數(shù)據(jù)可能需要在幾乎相同時間到達相應(yīng)的串行器(例如，串行器309A和309B)。
[0047]如圖3A所示，串行器309A從時鐘產(chǎn)生緩沖電路260A接收parallel_clock信號218A。因此，串行器309A可以從時鐘產(chǎn)生緩沖電路260A接收經(jīng)調(diào)整的從時鐘信號(例如，parallel_clock信號218A)，而不是從延遲電路306A接收經(jīng)細(xì)調(diào)諧的時鐘信號(例如，delayed_parallel_clock信號308A)。然而,應(yīng)理解的是在本發(fā)明中串行器309A (或者309B)可以從延遲電路306A (或者306B)接收經(jīng)細(xì)調(diào)諧的時鐘信號(例如，delayed_parallel_clock信號218A或者218B)或者從時鐘產(chǎn)生緩沖電路260A (或者260B)接收經(jīng)調(diào)整的從時鐘信號。
[0048]應(yīng)理解的是收發(fā)器通道310B中的電路元件(例如，時鐘產(chǎn)生緩沖電路206B、相位檢測器電路305B、延遲電路206B、串行器309B、接合控制電路225B、校準(zhǔn)邏輯320B等)可以類似于在收發(fā)器通道310A中的它們相應(yīng)的電路元件來操作，并且因此，為了簡潔，在此不再詳細(xì)描述這些電路元件的功能。例如，收發(fā)器通道310B可以從另一個收發(fā)器通道(圖3A中未示出)接收校準(zhǔn)時鐘信號308C，并且相位檢測器電路305B可以將由時鐘產(chǎn)生緩沖電路260B產(chǎn)生的時鐘信號(例如，parallel_clock信號218B)和時鐘信號308C之間的相位差進行比較，并且輸出控制信號phase_out302B到校準(zhǔn)邏輯320B。校準(zhǔn)邏輯320B接著可以產(chǎn)生delay_control信號324B和clock_slip信號322B以根據(jù)從其它收發(fā)器通道接收到的時鐘信號308C調(diào)諧在收發(fā)器通道310B的時鐘信號(即，由時鐘產(chǎn)生緩沖電路260B產(chǎn)生的parallel_clock 信號 218B)。
[0049]圖3B示出描繪根據(jù)本發(fā)明的一個實施方式的從時鐘信號和主時鐘信號的不同階段的例示性的波形。波形391可以表示在圖3A的收發(fā)器通道310A處的從時鐘信號308A的初始相位，并且波形392可以表示在圖3A的收發(fā)器通道310B處的主時鐘信號308B的初始相位。如圖3B的實施方式中所示，主時鐘信號308B的第一上升沿可以對應(yīng)于時間Tl。
[0050]波形392B描繪在從收發(fā)器通道接收的主時鐘信號308B。應(yīng)理解的是當(dāng)主時鐘信號308B發(fā)送到從收發(fā)器通道(例如，圖3A的310A)時可以存在一些傳播延遲，并且因此，在從收發(fā)器通道接收的主時鐘信號308B的第一上升沿可以對應(yīng)于時間T2 (例如，在時間Tl之后的時間)。因此，可以根據(jù)接收到的主時鐘信號308B的相位來調(diào)整在從收發(fā)器通道處的從時鐘信號(例如，在圖3A的收發(fā)器通道310A處的parallel_Cl0Ck信號218A)。在圖3A的實施方式中，相位檢測器電路305A輸出phase_out信號302A到校準(zhǔn)邏輯320A，并且接著控制clock_slip信號322A以調(diào)整由時鐘產(chǎn)生緩沖電路260A產(chǎn)生的時鐘信號的相位。
[0051]波形393表示根據(jù)在從收發(fā)器通道接收的主時鐘信號308B而調(diào)整的中間調(diào)整的從時鐘信號。如波形392B和393所示，中間調(diào)整的從時鐘信號的邊沿可以與接收到的主時鐘信號的邊沿對準(zhǔn)(例如，中間調(diào)整的時鐘信號的第一上升沿對應(yīng)于在時間T2的接收到的主時鐘信號的第一上升沿)。
[0052]還可以利用預(yù)定偏置值調(diào)整從時鐘信號308A，使得經(jīng)調(diào)整的從時鐘信號的邊沿可以與主收發(fā)器通道處的主時鐘信號308B的邊沿對準(zhǔn)。如圖3B的波形394所示，(在從收發(fā)器通道處)最終調(diào)整的從時鐘信號308A的第一上升沿與時間Tl的(在主收發(fā)器通道)主時鐘信號308B的第一上升沿對準(zhǔn)。
[0053]圖4示出根據(jù)本發(fā)明的一個實施方式的用于校準(zhǔn)集成電路中時鐘信號的例示性方法400。在步驟410，主時鐘信號可以從主通道被路由到從通道。在步驟420，可以根據(jù)在從通道接收的主時鐘信號調(diào)整在從通道處的從時鐘信號。在一個實施方式中，經(jīng)調(diào)整的從時鐘信號可以由圖3B的波形393表示。在步驟430，利用預(yù)定偏置值可以進一步調(diào)整從時鐘信號。作為示例，可以在集成電路的特征化期間獲得該預(yù)定偏置值，并且該預(yù)定偏置值可以作為偏置值存儲在集成電路中。最終調(diào)整的從時鐘信號可以類似于如圖3B的波形394表示的經(jīng)調(diào)整的從時鐘信號(其中經(jīng)調(diào)整的從時鐘信號的邊沿可以與主通道處的主時鐘信號的邊沿對準(zhǔn))。
[0054]圖5A示出根據(jù)本發(fā)明的一個實施方式的具有校準(zhǔn)電路的例示性的收發(fā)器通道電路500A。應(yīng)理解的是收發(fā)器通道電路500A與圖3A的收發(fā)器通道310A和310B具有類似性。因此，為了簡潔，以上已經(jīng)描述的信號和元件(例如，時鐘產(chǎn)生緩沖電路260、校準(zhǔn)邏輯320、相位檢測器電路305、串行器309、延遲電路306等)將不再次詳細(xì)描述。
[0055]在圖5A的實施方式中，收發(fā)器通道電路500A包括多個選擇器電路，即，選擇器電路510A-510C。各選擇器電路510A-510C可以是雙輸入復(fù)用電路，其可以被配置為路由不同的時鐘信號到收發(fā)器通道電路500A或者從收發(fā)器通道電路500A路由不同的時鐘信號(其細(xì)節(jié)在圖6A和圖7A示出)。例如，如圖5A所示，復(fù)用電路510A可以從頂部收發(fā)器通道(未示出)接收輸入信號504和從底部收發(fā)器通道(未示出)接收另一個輸入信號502。
[0056]在一個實施方式中，輸入信號504和502可以是來自相鄰收發(fā)器通道的時鐘信號。因此，復(fù)用電路510A可以選擇性地耦合時鐘信號(來自頂部收發(fā)器通道或者底部收發(fā)器通道)到相位檢測器電路305。因此，如上所述，相位檢測器電路305可以將所選擇的時鐘信號(例如，輸入信號504或者502)的相位與收發(fā)器通道500A處的時鐘信號(例如,delayed_parallel_clock 信號 308)比較。
[0057]在圖5A的實施方式中，復(fù)用電路510B可以接收在收發(fā)器通道500A處的時鐘信號(例如,delayed_parallel_clock信號308)以及從不同收發(fā)器通道(例如,底部相鄰收發(fā)器通道)接收時鐘信號502。復(fù)用電路510B可以接著選擇性地發(fā)送這兩個時鐘信號中的任一個作為到另一個收發(fā)器通道(例如，頂部相鄰收發(fā)器通道)的輸出512。類似地，復(fù)用電路510C可以接收在收發(fā)器通道500A處的時鐘信號(例如,delayed_parallel_clock信號308)和從不同收發(fā)器通道(例如，頂部相鄰收發(fā)器通道)接收另一個時鐘信號504，并且選擇性地發(fā)送這兩個時鐘信號中的任一個作為到另一個收發(fā)器通道(例如，底部相鄰收發(fā)器通道)的輸出514。應(yīng)理解的是類似于收發(fā)器通道500A的多個收發(fā)器通道可以耦合到一起。每個收發(fā)器通道還可以包括復(fù)用電路，諸如復(fù)用電路510A-510C，其可以應(yīng)用于路由信號或者時鐘信號從一個收發(fā)器通道到另一個。
[0058]圖5B示出根據(jù)本發(fā)明的另一個實施方式的例示性的收發(fā)器通道500B。應(yīng)理解的是收發(fā)器通道500B與圖5A的收發(fā)器通道500A具有類似性，并且因此，為了簡潔，已經(jīng)描述的元件(例如，復(fù)用電路510A-510C等)將不再重復(fù)。在圖5B的實施方式中，由時鐘產(chǎn)生緩沖電路260產(chǎn)生的parallel_clock信號218可以不直接發(fā)送到串行器309。取而代之的是，串行器309從延遲電路306接收延遲的時鐘信號(例如，delayed_parallel_clock信號308)。發(fā)送延遲的時鐘信號到串行器309可以允許串行器309的細(xì)粒度控制。在一個實施方式中，串行器309可以包括相位內(nèi)插器(未示出)以進一步調(diào)整延遲的時鐘信號的相位。
[0059]圖6A描繪根據(jù)本發(fā)明的一個實施方式的耦合到一起的收發(fā)器通道(例如，收發(fā)器通道610A和610B)。應(yīng)理解的是收發(fā)器通道610A和610B可以類似于圖5A的收發(fā)器通道500A。然而，盡管圖6A未示出，還應(yīng)理解的是圖5B的收發(fā)器通道500B還可以用于這個情況(例如，多個收發(fā)器通道500B可以耦合到一起)。在一個實施方式中，收發(fā)器通道610A可以是從收發(fā)器通道，其從主收發(fā)器通道(例如，收發(fā)器通道610B)接收校準(zhǔn)時鐘信號。這可以被稱為“上接合”，因為收發(fā)器通道610B，如圖6A所示，可以是在收發(fā)器通道610A的底部的收發(fā)器通道。圖6A的虛線示出從收發(fā)器通道610B發(fā)送到收發(fā)器通道610A的時鐘信號的“上接合”路徑。
[0060]復(fù)用電路510A可以被配置為從收發(fā)器通道610B選擇和發(fā)送時鐘信號到收發(fā)器通道610A。因此，收發(fā)器通道610B中的復(fù)用電路510Y可以被配置為在收發(fā)器通道610B發(fā)送時鐘信號(例如，delayed_parallel_clock信號308B)到收發(fā)器通道610A。應(yīng)理解的是盡管復(fù)用電路510Y被示出從收發(fā)器通道610B發(fā)送時鐘信號delayed_parallel_clock信號308B，但是復(fù)用電路510Y可以被配置為使得來自另一個收發(fā)器通道的另一個時鐘信號502B可以作為校準(zhǔn)時鐘信號發(fā)送到收發(fā)器通道610A。
[0061]在圖6A的實施方式中，基于來自收發(fā)器通道610B的主時鐘信號(例如，delayed_parallel_clock信號308B),在收發(fā)器通道610A的從時鐘信號(例如，delayed_parallel_clock時鐘308A)可以被調(diào)整或者校準(zhǔn)。相位檢測器電路305A可以將收發(fā)器通道610A處的從時鐘信號的相位與接收到的主時鐘信號308B的相位比較。如上所述，相位檢測器電路305A可以輸出phase_out信號302A到校準(zhǔn)邏輯320A，使得校準(zhǔn)邏輯320A可以產(chǎn)生控制信號(例如，clock_slip322A)以延遲或者調(diào)整由時鐘產(chǎn)生緩沖電路260A產(chǎn)生的時鐘信號(parallel_clock218A)。接著，時鐘信號可以被延遲電路306A進一步調(diào)整。
[0062]圖6B示出描繪根據(jù)本發(fā)明的一個實施方式的耦合到一起的兩個收發(fā)器通道的從時鐘信號和主時鐘信號的例示性波形。波形描繪主時鐘信號308B何時到達從收發(fā)器通道(例如，收發(fā)器通道610A)并且根據(jù)接收的主時鐘信號308B如何調(diào)整從時鐘信號308A。波形650A示出在任何調(diào)整之前的在從收發(fā)器通道(例如，收發(fā)器通道610A)的從時鐘信號308A，并且波形660A示出在主收發(fā)器通道(例如，收發(fā)器通道610B)的主時鐘信號308B。
[0063]在圖6A的實施方式中，在主時鐘信號308B通過復(fù)用電路510Y和510A被路由到從收發(fā)器通道610A時，可以存在傳播延遲。波形660B示出具有傳播延遲的在從收發(fā)器通道(例如，從發(fā)器通道610A)接收的的主時鐘信號308B。如從波形660B可見，在從收發(fā)器通道處接收的主時鐘信號308B與在主收發(fā)器通道處的主時鐘信號308B相比可以略微延遲。例如，如波形660A所示，在主收發(fā)器通道的主時鐘信號308B的第一上升沿在時間Tl發(fā)生，而在從收發(fā)器通道接收的主時鐘信號308B的第一上升沿在時間Tl之后發(fā)生(例如，在時間T2)。因此，隨后可以基于接收到的主時鐘信號308B調(diào)整從時鐘信號308A。[0064]波形650B示出在從收發(fā)器通道的得到的中間調(diào)整的從時鐘信號308A?？梢哉{(diào)整從時鐘信號308A使得其邊沿與在從收發(fā)器通道接收的主時鐘信號308B的邊沿對準(zhǔn)。在圖6B的實施方式中，相應(yīng)的主時鐘信號和從時鐘信號的第一上升沿在時間T2對準(zhǔn)(如波形660B和650B所示)。應(yīng)理解的是可以響應(yīng)于由圖6A的相位檢測器電路305A做出的兩個時鐘信號(主時鐘信號308B和從時鐘信號308A)之間的比較來做出這種調(diào)整。
[0065]為了完全地將從時鐘信號與主時鐘信號校準(zhǔn)，中間調(diào)整的從時鐘信號308A (如波形650B表示)可以需要進一步校準(zhǔn)，使得在從收發(fā)器通道和主收發(fā)器通道的時鐘信號彼此對準(zhǔn)。圖7A示出根據(jù)本發(fā)明的一個實施方式的處于“下接合”配置的例示性收發(fā)器通道610A和610B，以及具有傳播延遲補償?shù)牡玫降慕?jīng)調(diào)整的從時鐘輸出。在此示例中，和前面一樣，收發(fā)器通道610A可以是從收發(fā)器通道，并且收發(fā)器通道610B可以是主收發(fā)器通道。因此，圖7A的虛線示出由收發(fā)器通道610A發(fā)送到收發(fā)器通道610B的時鐘信號的“下接合”路徑。
[0066]如圖7A中的虛線所不，從時鐘信號(例如，delayed_parallel_clock信號308A)通過復(fù)用電路510C由收發(fā)器通道610A路由到收發(fā)器通道610B。因此，收發(fā)器通道610B處的復(fù)用電路510X可以被配置為將從時鐘信號308A由收發(fā)器通道610A作為輸入路由到相位檢測器電路305B?？梢越又鶕?jù)接收到的從時鐘信號調(diào)整在收發(fā)器通道610B處的主時鐘信號。
[0067]作為示例，相位檢測器電路305B可以將收發(fā)器通道610B處的主時鐘信號308B的相位與接收到的從時鐘信號308A的相位比較。相位檢測器電路305B可以接著輸出phase_out信號302B到校準(zhǔn)邏輯320B，使得校準(zhǔn)邏輯320B可以產(chǎn)生控制信號(例如，clock_slip322B)以延遲或者調(diào)整由時鐘產(chǎn)生緩沖電路260B產(chǎn)生的主時鐘信號(例如，parallelclock218B)0在一個實施方式中，主時鐘信號被調(diào)整使得主時鐘信號的邊沿與在主收發(fā)器通道610B接收的從時鐘信號308A的邊沿對準(zhǔn)?；谶@個調(diào)整，在從收發(fā)器通道610A處的從時鐘信號可以進一步被調(diào)整，使得它與主收發(fā)器通道610B處的主時鐘信號完全對準(zhǔn)(將通過圖8的方法800說明其細(xì)節(jié))。在一個實施方式中，可以還基于在集成電路的特征化期間獲得的預(yù)定偏置值調(diào)整在從收發(fā)器通道610A處的從時鐘信號。
[0068]應(yīng)理解的是盡管圖6A和圖7A的實施方式中僅僅不出了兩個收發(fā)器通道610A和610B，但是在該發(fā)明中更多的收發(fā)器通道可以耦合到一起并且被校準(zhǔn)。例如，復(fù)用電路510B被配置為路由時鐘信號從收發(fā)器通道610A或610B 二者之一到收發(fā)器通道610A上方的另一個收發(fā)器通道(未示出)。類似地，在收發(fā)器通道610B處的復(fù)用電路510Z可以被配置為路由時鐘信號從收發(fā)器通道610A或者610B 二者之一到收發(fā)器通道610B下方的另一個收發(fā)器通道(未示出)。
[0069]還應(yīng)理解的是盡管相鄰的收發(fā)器通道610A和610B分別以圖6A和圖7A中的“上接合”和“下接合”配置示出，但是在本發(fā)明中，非相鄰收發(fā)器通道還可以耦合到一起。作為示例，復(fù)用電路570Y可以被配置使得來自另一個收發(fā)器通道(未示出)的時鐘信號502B被發(fā)送到收發(fā)器通道610A。因此，依賴于各收發(fā)器通道處的各個復(fù)用電路(例如，510A-510C和510C-510Z)如何配置，來自一個收發(fā)器通道的時鐘信號可以被路由到集成電路中的任何其它收發(fā)器通道。
[0070]圖7B示出描繪根據(jù)本發(fā)明的一個實施方式的處于“下接合”配置的兩個收發(fā)器通道的從時鐘信號和主時鐘信號的例示性波形。波形650B示出在利用收發(fā)器通道610B的“上接合”進行調(diào)整之后(如圖6A的實施方式中所示)，具有在時間T2的第一上升沿的中間調(diào)整的從時鐘信號308A。為了進一步校準(zhǔn)在全部接合的收發(fā)器通道(例如，收發(fā)器通道610A和610B兩者)的時鐘信號，中間調(diào)整的從時鐘信號308A被路由到主收發(fā)器通道(如圖7A中的“下接合”配置所示)。
[0071]波形650C描繪由主收發(fā)器通道(例如，圖7A的收發(fā)器通道610B)接收的中間調(diào)整的從時鐘信號308A。應(yīng)理解的是隨著中間調(diào)整的從時鐘信號308A被路由到主收發(fā)器通道，可以存在傳播延遲。因此，與在從收發(fā)器通道處的相同時鐘信號308A (如波形650B所示)相比，在主收發(fā)器通道接收到的中間調(diào)整的從時鐘信號308A的第一上升沿在略微之后的時間(例如，時間T3)發(fā)生。
[0072]波形660A描繪在任何調(diào)整之前的在主收發(fā)器通道的主時鐘信號308B。隨著主收發(fā)器通道自從收發(fā)器通道接收中間調(diào)整的從時鐘信號308A，在主收發(fā)器通道的主時鐘信號308B可以被因此調(diào)整。波形660C示出調(diào)整的主時鐘信號308B的結(jié)果。從波形660C的可見，在主收發(fā)器的主時鐘308B被調(diào)節(jié)使得其邊沿與在主收發(fā)器通道接收的中間從時鐘信號308A的邊沿對準(zhǔn)。如圖7B所示，相應(yīng)的主時鐘信號和從時鐘信號的第一上升沿在時間T3對準(zhǔn)(如波形650C和660C所示)。對在主收發(fā)器通道處的主時鐘信號進行的總調(diào)整(例如，將主時鐘信號的第一上升沿從時間Tl移位到時間T3)可以接著用于進一步調(diào)整在從收發(fā)器通道的從時鐘信號308A。
[0073]在一個實施方式中，在這個階段對主時鐘信號進行的總調(diào)整已知為針對由主時鐘信號308B通過將主時鐘信號308B路由到從收發(fā)器通道并且返回主反射器通道針而進行的“往返”的總傳播延遲。因而，在這個階段，基于對主時鐘信號308B進行的總調(diào)整的一半(假設(shè)主收發(fā)器通道和從收發(fā)器通道之間的傳播延遲是對稱的)，中間調(diào)整的從時鐘信號308A可以被移回(例如，向左移位)，以將從時鐘信號308A與主時鐘信號308B完全對準(zhǔn)。在另一個實施方式中，從主收發(fā)器通道到從收發(fā)器通道并且返回的傳播延遲可以不對稱。在此情景下，基于預(yù)定偏置值(或者存儲在集成電路上的相關(guān)特征信息)可以進一步調(diào)整中間調(diào)整的從時鐘信號308A。波形650D描繪在從收發(fā)器通道的最終調(diào)整的從時鐘信號308A。
[0074]如圖7B所示，在“上接合”階段之后，中間調(diào)整的從時鐘信號308A的第一上升沿可以在時間T2 (如波形650B所示)。在這個示例中，基于在主收發(fā)器通道接收的中間調(diào)整的從時鐘信號308A對主收發(fā)器通道的主時鐘信號308B進行的總調(diào)整是T3-T1 (如波形660A和660C所示)。因而，需要對在從收發(fā)器通道的中間調(diào)整的從時鐘信號308A進行的最終調(diào)整可以通過將對主時鐘信號308B進行的總調(diào)整除以二(例如，T3和Tl之間的差的一半)來獲得。應(yīng)理解的是在獲得要求的總調(diào)整之后，在主收發(fā)器通道處的主時鐘信號308B返回到其預(yù)調(diào)整狀態(tài)。
[0075]在圖7B的實施方式中，如波形650D所示，在從收發(fā)器通道的最終調(diào)整的從時鐘信號308A可以與在主收發(fā)器通道的主時鐘信號308B完全對準(zhǔn)(在任何調(diào)整之前，如波形660A所表示)。在兩個收發(fā)器通道(例如，如圖6A和圖7A所示的收發(fā)器通道610A和610B)的“上接合”和“下接合”之后，在相應(yīng)從收發(fā)器通道和主收發(fā)器通道處的從時鐘信號和主時鐘信號可以因而完全對準(zhǔn)。
[0076]圖8示出根據(jù)本發(fā)明的一個實施方式的用于集成電路中對準(zhǔn)時鐘信號的例示性方法800。在步驟810，主時鐘信號由主通道路由到從通道。在步驟820，可以根據(jù)主時鐘信號調(diào)整在從通道的從時鐘信號。在圖6A的實施方式中，來自收發(fā)器通道610B的主時鐘信號被路由到收發(fā)器通道610A，并且在收發(fā)器通道610A的從時鐘信號隨后根據(jù)接收到的主時鐘信號被調(diào)整。
[0077]在步驟830，從時鐘信號接著被由從通道路由到主通道。接著根據(jù)接收到的從時鐘信號調(diào)整在主通道處的主時鐘信號。圖7A的實施方式中的虛線示出將從時鐘信號路由到主收發(fā)器通道610B。如上所述，根據(jù)被路由到從收發(fā)器通道的主時鐘信號，在此階段在從收發(fā)器通道的從時鐘信號可以已經(jīng)被調(diào)整?？梢愿鶕?jù)在主收發(fā)器通道接收的中間調(diào)整的從時鐘信號(如圖7B的波形650C所示)來調(diào)整在此階段在主通道的主時鐘信號。
[0078]在步驟850在主時鐘信號返回到其預(yù)調(diào)整狀態(tài)之前，在此階段對主時鐘信號的總調(diào)整可以被記錄。在圖7B的實施方式中，波形660A示出在其預(yù)調(diào)整狀態(tài)的主時鐘信號。在步驟860，接著基于對主收發(fā)器通道的主時鐘信號進行的先前調(diào)整(在步驟840記錄)來調(diào)整在從通道的從時鐘信號。在一個實施方式中，從時鐘信號移回達對主時鐘信號進行的總調(diào)整的一半，使得在從收發(fā)器通道處的從時鐘信號可以與在主收發(fā)器通道處的主時鐘信號對準(zhǔn)。圖7B的波形650A和650D可以分別表示在主收發(fā)器通道處的主時鐘信號和在從收發(fā)器通道處的最終調(diào)整的從時鐘信號。
[0079]至此，關(guān)于可編程邏輯電路描述了實施方式。此處描述的該方法和設(shè)備可以合并在任何合適的電路中。例如，該方法和設(shè)備還可以被并入多種類型的裝置中，諸如微處理器或者其它集成電路。示例集成電路舉例而言包括可編程陣列邏輯(PAL)、可編程邏輯陣列(PLA)、現(xiàn)場可編程邏輯陣列(FPLA)、電可編程邏輯器件(EPLD)、電可擦寫可編程邏輯器件(EEPLD)、邏輯單元陣列(LCA)、現(xiàn)場可編程門陣列(FPGA)、專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)、專用集成電路(ASIC)，僅僅列舉幾個。
[0080]在此描述的可編程邏輯器件可以是數(shù)據(jù)處理系統(tǒng)的一部分，數(shù)據(jù)處理系統(tǒng)包括以下部件中的一個或者更多個:處理器；存儲器；1/0電路；和外圍裝置。數(shù)據(jù)處理系統(tǒng)可以在多種應(yīng)用中使用，例如計算機聯(lián)網(wǎng)、數(shù)據(jù)聯(lián)網(wǎng)、儀器化、視頻處理、數(shù)字信號處理或者其中期望使用可編程或者可重編程邏輯的優(yōu)勢的任何適當(dāng)其它應(yīng)用。可編程邏輯器件可以用于執(zhí)行多種不同邏輯功能。例如，可編程邏輯器件可以被配置為處理器或者控制器，其與系統(tǒng)處理器組合使用?？删幊踢壿嬈骷€可以用作仲裁器，其仲裁對數(shù)據(jù)處理系統(tǒng)中的共享資源的訪問。在另一個示例中，可編程邏輯器件可以被配置為處理器和系統(tǒng)中的其它部件中的一個之間的接口。在一個實施方式中，可編程邏輯器件可以是受讓人擁有的器件族中的一種。
[0081]盡管按照具體順序描述了方法操作，應(yīng)理解的是可以在所描述的操作之間進行其它操作，所描述的操作可以被調(diào)整使得其在略微不同的時間發(fā)生，或者所描述的操作可以在系統(tǒng)中分布，只要交疊操作的處理按照期望方式執(zhí)行，該系統(tǒng)允許處理操作在與處理相關(guān)聯(lián)的不同間隔發(fā)生。
[0082]盡管為了清楚理解以上已經(jīng)在一些細(xì)節(jié)中描述了實施方式，可以在本權(quán)利要求的范圍內(nèi)實現(xiàn)特定變化和修改將是顯而易見的。因此，本實施方式應(yīng)被認(rèn)為是示例性的的而不是限制性的，并且本發(fā)明不限于此處給出的細(xì)節(jié)，而是可以在所附的權(quán)利要求的范圍和等同范圍內(nèi)修改。[0083]附加實施方式
[0084]附加實施方式1.一種對準(zhǔn)在集成電路上的多個收發(fā)器通道中的時鐘信號的方法，該方法包括:基于主時鐘信號的相位調(diào)整從時鐘信號的相位以產(chǎn)生中間從時鐘信號；
[0085]基于所述中間從時鐘信號的相位來調(diào)整所述主時鐘信號的相位以獲得總調(diào)整值；并且基于所述總調(diào)整值來調(diào)整所述中間從時鐘信號的相位以獲得經(jīng)調(diào)整的從時鐘信號。
[0086]附加實施方式2.根據(jù)附加實施方式I所述的方法，所述方法還包括:利用延遲電路基于所述主時鐘信號的所述相位進一步調(diào)整所述從時鐘信號的所述相位以產(chǎn)生中間從時鐘信號。
[0087]附加實施方式3.根據(jù)附加實施方式I所述的方法，所述方法還包括:利用第一相位檢測器電路將所述從時鐘信號的所述相位與所述主時鐘信號的所述相位作比較，其中響應(yīng)于所述比較來產(chǎn)生所述中間從時鐘信號；以及利用第二相位檢測器電路將所述中間從時鐘信號的所述相位與所述主時鐘信號的所述相位作比較，其中響應(yīng)于由所述第二相位檢測器電路進行的比較來調(diào)整所述主時鐘信號的所述相位。
[0088]附加實施方式4.根據(jù)附加實施方式I所述的方法，所述方法還包括:利用延遲電路基于所述中間從時鐘信號的相位對所述主時鐘信號施加延遲，其中所述總調(diào)整值包括施加到所述主時鐘信號的所述延遲。
[0089]附加實施方式5.根據(jù)附加實施方式I所述的方法，所述方法還包括:利用所述多個收發(fā)器通道中的第一收發(fā)器通道電路在調(diào)整所述從時鐘信號的所述相位之前接收所述主時鐘信號；以及利用所述多個收發(fā)器通道中的第二收發(fā)器通道電路在調(diào)整所述主時鐘信號的所述相位之前接收所述中間從時鐘信號。
[0090]附加實施方式6.根據(jù)附加實施方式5所述的方法，其中，所述從時鐘信號與所述第一收發(fā)器通道相關(guān)聯(lián)，并且其中所述主時鐘信號與所述第二收發(fā)器通道相關(guān)聯(lián)，其中利用所述第一收發(fā)器通道接收所述主時鐘信號包括:
[0091]利用復(fù)用電路選擇性地路由所述主時鐘信號從所述第二收發(fā)器通道到所述第一收發(fā)器通道。
[0092]附加實施方式7.根據(jù)附加實施方式6所述的方法，所述方法還包括:利用所述多個收發(fā)器通道中的第三收發(fā)器從所述第一收發(fā)器通道接收經(jīng)調(diào)整的從時鐘信號；利用所述第三收發(fā)器通道中的相位檢測器電路將所述第三收發(fā)器通道處的時鐘信號與在所述第三收發(fā)器通道接收的所述經(jīng)調(diào)整的從時鐘信號作比較；以及響應(yīng)于所述比較，調(diào)整所述第三時鐘信號的相位。
[0093]附加實施方式8.根據(jù)附加實施方式6所述的方法，其中，接收所述中間從時鐘信號包括:利用附加的復(fù)用電路選擇性地路由所述中間從時鐘信號從所述第一收發(fā)器通道到所述第二收發(fā)器通道。
[0094]附加實施方式9.根據(jù)附加實施方式I所述的方法，所述方法還包括:在獲得所述總調(diào)整值之后將所述主時鐘信號的相位重調(diào)整到先前相位，其中所述經(jīng)調(diào)整的從時鐘信號呈現(xiàn)與所述主時鐘信號的所述先前相位匹配的相位。
[0095]附加實施方式10.—種校準(zhǔn)集成電路中的時鐘信號的方法，該方法包括:利用具有用第一時鐘信號定時鐘的第一收發(fā)器通道電路從第二收發(fā)器通道電路接收第二時鐘信號；并且利用所述第一收發(fā)器通道電路中的時鐘信號產(chǎn)生電路基于在所述第一收發(fā)器通道電路接收的所述第二時鐘信號的相位來調(diào)整所述第一時鐘信號的相位。
[0096]附加實施方式11.根據(jù)附加實施方式10所述的方法，所述方法還包括:利用所述第一收發(fā)器通道電路中的延遲電路基于預(yù)定偏置值進一步調(diào)整所述第一時鐘信號的相位，以將所述第一時鐘信號的所述相位與在所述第二收發(fā)器通道電路處的所述第二時鐘信號的所述相位對準(zhǔn)。
[0097]附加實施方式12.根據(jù)權(quán)利要求11所述的方法，其中，所述第一收發(fā)器通道電路是從收發(fā)器通道，并且其中所述第二收發(fā)器通道電路是所述主收發(fā)器通道，所述方法還包括:
[0098]在從所述第二收發(fā)器通道電路接收所述第二時鐘信號之前在所述集成電路中存儲所述預(yù)定偏置值。
[0099]附加實施方式13.根據(jù)權(quán)利要求10所述的方法，其中，所述第二收發(fā)器通道電路與所述第一收發(fā)器通道電路相鄰，所述方法還包括:
[0100]利用具有第三時鐘信號的第三收發(fā)器通道電路從所述第一收發(fā)器通道電路接收所述第一時鐘信號，其中所述第三收發(fā)器通道電路與所述第一收發(fā)器通道電路相鄰；并且利用所述第三收發(fā)器通道電路中的附加時鐘產(chǎn)生電路基于在所述第三收發(fā)器通道電路接收的所述第一時鐘信號的相位調(diào)整所述第三時鐘信號的相位。
[0101]附加實施方式14.根據(jù)附加實施方式13所述的方法，所述方法還包括:利用所述第三收發(fā)器通道電路中的延遲電路基于預(yù)定偏置值進一步調(diào)整所述第三時鐘信號的相位，以將所述第三時鐘信號的所述相位與在所述第一收發(fā)器通道電路處的所述第一時鐘信號的所述相位對準(zhǔn)。
[0102]附加實施方式15.—種集成電路，所述集成電路包括:具有輸出通道時鐘信號的時鐘電路的收發(fā)器通道電路；相位檢測器電路，其將通道時鐘信號與基準(zhǔn)時鐘信號比較以響應(yīng)于所述通道時鐘信號和所述基準(zhǔn)時鐘信號之間的所述比較產(chǎn)生相位輸出信號；以及延遲電路，其接收所述通道時鐘信號和所述相位輸出信號，并且基于所述通道時鐘信號和所述控制信號在輸出端產(chǎn)生延遲的通道時鐘信號。
[0103]附加實施方式16.根據(jù)附加權(quán)利要求15所述的集成電路，其中，所述收發(fā)器通道電路包括:復(fù)用電路，所述復(fù)用電路耦合到所述相位檢測器電路，其中所述復(fù)用電路產(chǎn)生所述基準(zhǔn)時鐘信號，其中所述基準(zhǔn)時鐘信號從由以下組成的組中選擇:來自第一附加收發(fā)器通道電路的第一時鐘信號和來自第二附加收發(fā)器通道電路的第二時鐘信號。
[0104]附加實施方式17.根據(jù)附加權(quán)利要求16所述的集成電路，其中，所述收發(fā)器通道電路還包括:第一附加復(fù)用電路，其發(fā)送第一通道輸出時鐘信號到所述第一附加收發(fā)器電路，其中所述第一通道輸出時鐘信號從由以下組成的組中選擇:所述通道時鐘信號和所述第二附加收發(fā)器通道電路中的所述第二時鐘信號；以及第二附加復(fù)用電路，其發(fā)送第二通道輸出時鐘信號到所述第二附加收發(fā)器電路，其中所述第二通道輸出時鐘信號從由以下組成的組中選擇:所述延遲的通道時鐘信號和來自所述第一附加收發(fā)器通道電路中的所述第一時鐘信號；
[0105]附加實施方式18.根據(jù)附加權(quán)利要求17所述的集成電路，其中，所述收發(fā)器通道電路插在所述第一附加收發(fā)器通道電路和所述第二附加收發(fā)器電路之間。
[0106]附加實施方式19.根據(jù)附加權(quán)利要求15所述的集成電路，其中，所述收發(fā)器通道包括從收發(fā)器通道，并且所述通道時鐘信號包括從并行時鐘信號，并且其中，所述基準(zhǔn)時鐘信號包括從主收發(fā)器通道產(chǎn)生的主并行時鐘信號，所述集成電路還包括:在所述主收發(fā)器通道的輸出所述主并行時鐘信號的附加時鐘電路，其中，在所述從收發(fā)器通道的各時鐘電路和在所述主收發(fā)器處的所述附加時鐘電路可操作以接收鎖相環(huán)時鐘信號，其中所述時鐘電路和所述附加時鐘電路分別產(chǎn)生所述從并行時鐘信號和所述主并行時鐘信號。
[0107]附加實施方式20.根據(jù)附加權(quán)利要求19所述的集成電路，其中，所述延遲的通道時間信號是延遲的從并行時鐘信號，并且其中，所述主收發(fā)器通道包括:附加相位檢測器電路，其將所述主并行時鐘信號與延遲的從并行時鐘信號比較并且以響應(yīng)于所述主并行時鐘信號和所述延遲的從并行時鐘信號之間的所述比較產(chǎn)生附加的相位輸出信號；以及附加延遲電路，其接收所述主并行時鐘信號和所述附加相位輸出信號，并且基于所述延遲的從并行時鐘信號和所述控制信號在輸出端產(chǎn)生延遲的主并行時鐘信號。
[0108]以上僅僅是本發(fā)明的原理的例示，并且在不背離本發(fā)明的范圍和實質(zhì)情況下本領(lǐng)域技術(shù)人員可以進行各種修改。上述實施方式可以單獨實施或者任意組合實施。
【權(quán)利要求】
1.一種對準(zhǔn)在集成電路上的多個收發(fā)器通道中的時鐘信號的方法，該方法包括: 基于主時鐘信號的相位調(diào)整從時鐘信號的相位以產(chǎn)生中間從時鐘信號； 基于所述中間從時鐘信號的相位調(diào)整所述主時鐘信號的相位以獲得總調(diào)整值；以及 基于所述總調(diào)整值調(diào)整所述中間從時鐘信號的相位以獲得經(jīng)調(diào)整的從時鐘信號。
2.根據(jù)權(quán)利要求1所述的方法，所述方法還包括: 利用延遲電路基于所述主時鐘信號的所述相位調(diào)整所述從時鐘信號的所述相位以產(chǎn)生中間從時鐘信號。
3.根據(jù)權(quán)利要求1所述的方法，所述方法還包括: 利用第一相位檢測器電路將所述從時鐘信號的所述相位與所述主時鐘信號的所述相位比較，其中響應(yīng)于所述比較來產(chǎn)生所述中間從時鐘信號；以及 利用第二相位檢測器電路將所述中間從時鐘信號的所述相位與所述主時鐘信號的所述相位比較，其中響應(yīng)于由所述第二相位檢測器電路進行的比較來調(diào)整所述主時鐘信號的所述相位。
4.根據(jù) 權(quán)利要求1所述的方法，所述方法還包括: 利用延遲電路基于所述中間從時鐘信號的相位對所述主時鐘信號施加延遲，其中所述總調(diào)整值包括施加到所述主時鐘信號的所述延遲。
5.根據(jù)權(quán)利要求1所述的方法，所述方法還包括: 利用所述多個收發(fā)器通道中的第一收發(fā)器通道電路在調(diào)整所述從時鐘信號的所述相位之前接收所述主時鐘信號；以及 利用所述多個收發(fā)器通道中的第二收發(fā)器通道電路在調(diào)整所述主時鐘信號的所述相位之前接收所述中間從時鐘信號。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述從時鐘信號與所述第一收發(fā)器通道相關(guān)聯(lián)，并且其中所述主時鐘信號與所述第二收發(fā)器通道相關(guān)聯(lián)，其中利用所述第一收發(fā)器通道接收所述主時鐘信號包括: 利用復(fù)用電路將所述主時鐘信號由所述第二收發(fā)器通道選擇性地路由到所述第一收發(fā)器通道。
7.根據(jù)權(quán)利要求6所述的方法，所述方法還包括: 利用所述多個收發(fā)器通道中的第三收發(fā)器從所述第一收發(fā)器通道接收經(jīng)調(diào)整的從時鐘信號； 利用所述第三收發(fā)器通道中的相位檢測器電路將所述第三收發(fā)器通道處的時鐘信號與在所述第三收發(fā)器通道接收的所述經(jīng)調(diào)整的從時鐘信號比較；以及 響應(yīng)于所述比較，調(diào)整所述第三時鐘信號的相位。
8.根據(jù)權(quán)利要求6所述的方法，其中，接收所述中間從時鐘信號包括: 利用附加的復(fù)用電路將所述中間從時鐘信號從所述第一收發(fā)器通道選擇性地路由到所述第二收發(fā)器通道。
9.根據(jù)權(quán)利要求1所述的方法，所述方法還包括: 在獲得所述總調(diào)整值之后重調(diào)整所述主時鐘信號的相位到先前相位，其中所述經(jīng)調(diào)整的從時鐘信號呈現(xiàn)與所述主時鐘信號的所述先前相位匹配的相位。
10.一種校準(zhǔn)集成電路中的時鐘信號的方法，該方法包括:利用用第一時鐘信號定時鐘的第一收發(fā)器通道電路從第二收發(fā)器通道電路接收第二時鐘信號；以及 利用所述第一收發(fā)器通道電路中的時鐘產(chǎn)生電路基于在所述第一收發(fā)器通道電路接收的所述第二時鐘信號的相位來調(diào)整所述第一時鐘信號的相位。
11.根據(jù)權(quán)利要求10所述的方法，所述方法還包括: 利用所述第一收發(fā)器通道電路中的延遲電路基于預(yù)定偏置值進一步調(diào)整所述第一時鐘信號的相位，以將所述第一時鐘信號的所述相位與在所述第二收發(fā)器通道電路處的所述第二時鐘信號的所述相位對準(zhǔn)。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述第一收發(fā)器通道電路是從收發(fā)器通道，并且其中所述第二收發(fā)器通道電路是主收發(fā)器通道，所述方法還包括: 在從所述第二收發(fā)器通道電路接收所述第二時鐘信號之前在所述集成電路中存儲所述預(yù)定偏置值。
13.根據(jù)權(quán)利要求10所述的方法，其中，所述第二收發(fā)器通道電路與所述第一收發(fā)器通道電路相鄰，所述方法還包括: 利用具有第三時鐘信號的第三收發(fā)器通道電路從所述第一收發(fā)器通道電路接收所述第一時鐘信號，其中所述第三收發(fā)器通道電路與所述第一收發(fā)器通道電路相鄰；以及 利用所述第三收發(fā)器通道電路中的附加時鐘產(chǎn)生電路基于在所述第三收發(fā)器通道電路接收的所述第一時鐘信號的相位來調(diào)整所述第三時鐘信號的相位。
14.根據(jù)權(quán)利要求13所述的方法，所述方法還包括: 利用所述第三收發(fā)器通道電路中的延遲電路基于預(yù)定偏置值進一步調(diào)整所述第三時鐘信號的相位，以將所述第三時鐘信號的所述相位與在所述第一收發(fā)器通道電路處的所述第一時鐘信號的所述相位對準(zhǔn)。
15.一種集成電路,所述集成電路包括: 具有輸出通道時鐘信號的時鐘電路的收發(fā)器通道電路， 相位檢測器電路，其將所述通道時鐘信號與基準(zhǔn)時鐘信號比較以響應(yīng)于所述通道時鐘信號和所述基準(zhǔn)時鐘信號之間的所述比較來產(chǎn)生相位輸出信號；以及 延遲電路，其接收所述通道時鐘信號和所述相位輸出信號，并且基于所述通道時鐘信號和所述控制信號在輸出端產(chǎn)生延遲的通道時鐘信號。
16.根據(jù)權(quán)利要求15所述的集成電路，其中，所述收發(fā)器通道電路包括: 復(fù)用電路，所述復(fù)用電路耦合到所述相位檢測器電路，其中，所述復(fù)用電路產(chǎn)生所述基準(zhǔn)時鐘信號，其中所述基準(zhǔn)時鐘信號從由以下組成的組中選擇:來自第一附加收發(fā)器通道電路的第一時鐘信號和來自第二附加收發(fā)器通道電路的第二時鐘信號。
17.根據(jù)權(quán)利要求16所述的集成電路，其中，所述收發(fā)器通道電路還包括: 第一附加復(fù)用電路，其發(fā)送第一通道輸出時鐘信號到所述第一附加收發(fā)器電路，其中所述第一通道輸出時鐘信號從由以下組成的組中選擇:所述通道時鐘信號和所述第二附加收發(fā)器通道電路中的所述第二時鐘信號；以及 第二附加復(fù)用電路，其發(fā)送第二通道輸出時鐘信號到所述第二附加收發(fā)器電路，其中所述第二通道輸出時鐘信號從由以下組成的組中選擇:所述延遲的通道時鐘信號和來自所述第一附加收發(fā)器通道電路的所述第一時鐘信號；
18.根據(jù)權(quán)利要求17所述的集成電路，其中，所述收發(fā)器通道電路插在所述第一附加收發(fā)器通道電路和所述第二附加收發(fā)器電路之間。
19.根據(jù)權(quán)利要求15所述的集成電路，其中，所述收發(fā)器通道包括從收發(fā)器通道，并且所述通道時鐘信號包括從并行時鐘信號，并且其中所述基準(zhǔn)時鐘信號包括從主收發(fā)器通道產(chǎn)生的主并行時鐘信號，所述集成電路還包括: 輸出所述主并行時鐘信號的在所述主收發(fā)器通道的附加時鐘電路，其中，在所述從收發(fā)器通道的時鐘電路和在所述主收發(fā)器處的所述附加時鐘電路中的每個可操作以接收鎖相環(huán)時鐘信號，其中所述時鐘電路和所述附加時鐘電路分別產(chǎn)生所述從并行時鐘信號和所述主并行時鐘信號。
20.根據(jù)權(quán)利要求19所述的集成電路，其中，所述延遲的通道時鐘信號是延遲的從并行時鐘信號，并且其中所述主收發(fā)器通道包括: 附加相位檢測器電路，其將所述主并行時鐘信號與延遲的從并行時鐘信號比較并且響應(yīng)于所述主并行時鐘信號和所述延遲的從并行時鐘信號之間的所述比較產(chǎn)生附加的相位輸出信號；以及 附加延遲電路，其接收所述主并行時鐘信號和所述附加相位輸出信號，并且基于所述延遲的從并行時鐘信號和所述控制信號在輸出端產(chǎn)生延遲的主并行時鐘信號。
【文檔編號】G06F13/40GK103984667SQ201410019327
【公開日】2014年8月13日 申請日期:2014年1月16日 優(yōu)先權(quán)日:2013年1月16日
【發(fā)明者】J·R·瓊斯 申請人:阿爾特拉公司