Usb3.0fpga開發(fā)板的制作方法
【專利摘要】本實用新型公開了USB3.0FPGA開發(fā)板，包括FPGA、USB3.0PHY、DDR2SDRAM、48MHz有源晶振、JTAG、EEPROM、USB3.0標準B型口、復位電路、電源、40MHz有源晶振；其中USB3.0PHY通過PIPE信號和FPGA上的bank4和bank5連接；USB3.0PHY通過ULPI信號和FPGA上的bank4連接；USB3.0PHY與USB3.0標準B型口連接；USB3.0PHY與40MHz有源晶振連接；FPGA通過FPGA上的bank2和bank3與DDR2SDRAM連接；FPGA通過FPGA上的bank1和bank6與EEPROM連接；FPGA分別與48MHz有源晶振、JTAG、電源、復位電路連接；FPGA上的bank7和bank8為用戶IO口。本實用新型為超高速USB3.0設(shè)備接口應(yīng)用的開發(fā)和原型設(shè)計提供了硬件和軟件平臺。
【專利說明】USB3.0FPGA 開發(fā)板
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種USB3.0FPGA開發(fā)板，適合作為USB3.0設(shè)備接口應(yīng)用的開發(fā)和原型設(shè)計的硬件和軟件平臺。
【背景技術(shù)】
[0002]USB協(xié)議自從1996年推出以后，先后經(jīng)歷了低速USB1.0、全速USB1.1、高速USB2.0和超高速USB3.0四個階段，其數(shù)據(jù)傳輸速率也相應(yīng)大幅提高，由最初USB1.0的
1.5Mbps提升至IJ USB1.1的12Mbps，然后又大幅提高至USB2.0的480Mbps,再到目前USB3.0的5.0Gbps的超高數(shù)據(jù)傳輸速率。USB的高數(shù)據(jù)傳輸速率、向后兼容、使用方便等特點使得它在計算機外設(shè)、消費電子、通訊和汽車等領(lǐng)域都有著非常廣泛的應(yīng)用。
[0003]2000年4月發(fā)布的USB2.0協(xié)議，大大拓寬了 USB技術(shù)的應(yīng)用范圍，并逐步成為了計算機的主流接口。但隨著個人電腦的日益強大、人們對大容量數(shù)據(jù)傳輸?shù)男枨笕找嫫惹?，USB2.0的速度早已無法滿足實際應(yīng)用的需要，USB3.0便應(yīng)運而生。2008年11月，新一代超高速USB3.0協(xié)議正式發(fā)布，其理論數(shù)據(jù)傳輸速率為現(xiàn)行USB2.0的10倍，滿足了當今人們對大容量數(shù)據(jù)傳輸?shù)募鼻行枨?。不僅如此，USB3.0還依然保持著USB技術(shù)的即插即用、支持熱插拔和向后兼容等良好特性，這對實現(xiàn)USB2.0向USB3.0的平滑過渡起到了積極的作用。除了極大地提高了帶寬(USB3.0為全雙工，USB2.0為半雙工)及繼續(xù)保持與USB2.0的兼容性外，USB3.0還具有更好的電源管理(支持空閑、休眠和掛起等狀態(tài))、供電電流由USB2.0的500mA提高至900mA、主機識別設(shè)備的速度更快、數(shù)據(jù)處理效率更高等新特性。
[0004]正像從USB1.1向USB2.0轉(zhuǎn)變的潮流無法阻擋一樣，USB3.0必將逐步取代USB2.0成為最為通用的USB接口。USB3.0接口芯片主要有兩類:一類是帶有USB3.0接口的單片機，比如USB3.0存儲控制器、USB3.0閃存控制器等；另一類是純粹的USB3.0接口芯片，這是一類通用的USB3.0控制器芯片，需要使用外部的微控制器、DSP或其他的處理器對接口芯片進行控制，可以應(yīng)用于各種需要USB3.0接口的設(shè)備中，比如鍵盤、鼠標等，而不僅僅是U盤等存儲設(shè)備。
[0005]因此，需要有一個具有低功耗、高容量、功能豐富的硬件和軟件平臺，用于USB3.0設(shè)備接口應(yīng)用的開發(fā)和原型設(shè)計。

【發(fā)明內(nèi)容】

[0006]本實用新型要解決的技術(shù)問題是提供一種USB3.0FPGA開發(fā)板。
[0007]為了解決上述技術(shù)問題，本實用新型采用的技術(shù)方案是:USB3.0FPGA開發(fā)板，包括 FPGA、USB3.0PHY, DDR2SDRAM、48MHz 有源晶振、JTAG, EEPROM, USB3.0 標準 B 型 口、復位電路、電源、40MHz有源晶振；
[0008]USB3.0PHY 通過 PIPE 信號和 FPGA 上的 bank4 和 bank5 連接；
[0009]USB3.0PHY 通過 ULPI 信號和 FPGA 上的 bank4 連接；
[0010]USB3.0PHY 與 USB3.0 標準 B 型口 連接；[0011 ] USB3.0PHY與40MHz有源晶振連接；
[0012]FPGA 通過 FPGA 上的 bank2 和 bank3 與 DDR2SDRAM 連接；
[0013]FPGA與48MHz有源晶振連接；
[0014]FPGA 與 JTAG 連接；
[0015]FPGA 通過 FPGA 上的 bankl 和 bank6 與 EEPROM 連接；
[0016]FPGA與電源連接；
[0017]FPGA與復位電路連接；
[0018]FPGA 上的 bank7 和 bank8 為用戶 IO 口。
[0019]作為優(yōu)選，PIPE信號為 16bit*250MHz ；ULPI 信號為 8bit*60MHz。
[0020]作為優(yōu)選，F(xiàn)PGA上的 bank4 和 bank5 與 USB3.0PHY 間電平為 1.8V CMOS。
[0021]作為優(yōu)選，F(xiàn)PGA上的 bank2 和 bank3 與 DDR2SDRAM 間電平為 1.8V SSTL0
[0022]作為優(yōu)選，F(xiàn)PGA上的bankl和bank6與EEPROM間電平為3.3V CMOS。
[0023]作為優(yōu)選，bank7和 bank8 的電平為 1.8V CMOS,2.5V CMOS 或 3.3V CMOS。
[0024]作為優(yōu)選，USB3.0FPGA 開發(fā)板還包括 SDR SDRAM ；FPGA 上的 bank4 和 bank5 與 SDRSDRAM 連接，F(xiàn)PGA 上的 bank4 和 bank5 與 SDR SDRAM 間電平為 1.8V CMOS。
[0025]作為優(yōu)選，USB3.0FPGA 開發(fā)板還包括 CFI FLASH ；FPGA 上的 bankl 和 bank6 與 CFIFLASH 連接，F(xiàn)PGA 上的 bankl 和 bank6 與 CFI FLASH 間電平為 3.3V CMOS。
[0026]另外，USB3.0PHY通過PIPE信號和USB3.0PHY通過ULPI信號連接到FPGA上bank4的不同的引腳上。
[0027]另外，USB3.0PHY與SDR SDRAM分別連接到FPGA上bank4和bank5的不同引腳上。
[0028]另外，CFI FLASH與EEPROM分別連接到FPGA上bankl和bank6的不同引腳上。
[0029]本實用新型的有益效果是:
[0030]USB3.0FPGA開發(fā)板支持高達5Gbps速率的USB3.0接口，這相對于USB2.0接口的最高速率480Mbps提升了近10倍，該開發(fā)板既可以作為USB3.0IP核的驗證平臺，也可以作為USB3.0設(shè)備接口應(yīng)用的開發(fā)平臺。
【專利附圖】

【附圖說明】
[0031]下面結(jié)合附圖和【具體實施方式】對本實用新型作進一步詳細的說明。
[0032]圖1是本實用新型USB3.0FPGA開發(fā)板實施例1的電路原理框圖。
[0033]圖2是本實用新型USB3.0FPGA開發(fā)板實施例2的電路原理框圖。
【具體實施方式】
[0034]實施例1
[0035]本實施例給出的USB3.0FPGA開發(fā)板是一款為超高速USB3.0設(shè)備接口應(yīng)用的開發(fā)和原型設(shè)計提供硬件和軟件平臺的開發(fā)板，該開發(fā)板使用的是Altera的低成本、低功耗和高性能的 Cyclone IV E 系列的 FPGA，使用 TI 的 TUSB1310AZAY USB3.0PHY 芯片作為 USB3.0超高速設(shè)備接口。USB3.0PHY和FPGA之間通過16bit*250MHz的PIPE信號連接，同時向后兼容USB2.0。USB3.0PHY和USB3.0標準B型口之間的速度為5Gbps。該USB3.0FPGA開發(fā)板采用IGb的DDR2SDRAM高速存儲設(shè)備，對于那些設(shè)計高端和高功能系統(tǒng)的開發(fā)者來說，該開發(fā)板是一個完美的解決方案。
[0036]在圖1 中，USB3.0FPGA 開發(fā)板由 FPGA、USB3.0PHY, DDR2SDRAM、48MHz 有源晶振、JTAG, EEPROM, USB3.0標準B型口、復位電路、電源、40MHz有源晶振組成。
[0037]其中:
[0038]USB3.0PHY 通過 PIPE 信號(USB3.0, Super Speed)和 FPGA 上的 bank4 和 bank5 連接；USB3.0PHY 通過 ULPI 信號(USB2.0, High Speed)和 FPGA 上的 bank4 連接；其中 PIPE信號為 16bit*250MHz，ULPI 信號為 8bit*60MHz。
[0039]其中，所述FPGA上的bank4和bank5與所述USB3.0PHY間電平為1.8VCMOSo
[0040]另外，所述USB3.0PHY通過PIPE信號和所述USB3.0PHY通過ULPI信號連接到所述FPGA上bank4的不同的引腳上。
[0041]可選的，所述FPGA 為 Altera Cyclone IV E EP4CE75F29C7N。
[0042]USB3.0PHY與USB3.0標準B型口連接，USB3.0PHY與USB3.0標準B型口間的傳輸速度為5Gbps。
[0043]USB3.0PHY與40MHz有源晶振連接。其中40MHz有源晶振為USB3.0PHY的時鐘源。
[0044]FPGA 通過 FPGA 上的 bank2 和 bank3 與 DDR2SDRAM 連接，F(xiàn)PGA 上的 bank2 和 bank3與 DDR2SDRAM 間電平為 1.8V SSTL0
[0045]DDR2SDRAM 為 1Gbit，F(xiàn)PGA 與所述 DDR2SDRAM 間以 16bit 進行傳輸。
[0046]FPGA與48MHz有源晶振連接；其中，48MHz有源晶振為FPGA的系統(tǒng)時鐘。
[0047]FPGA 與 JTAG 連接；
[0048]FPGA 通過 FPGA 上的 bankl 和 bank6 與 EEPROM 連接，F(xiàn)PGA 上的 bankl 和 bank6 與EEPROM 間電平為 3.3V CMOS ；EEPROM 為 EPCS64。
[0049]FPGA與電源連接；
[0050]FPGA與復位電路連接。
[0051]另外，F(xiàn)PGA上的 bank7 和 bank8 為用戶 IO 口，bank7 和 bank8 的電平為 1.8V CMOS、2.5V CMOS 或 3.3V CMOS。
[0052]其中，所述用戶10 口是USB3.0IP核提供給用戶的接口。
[0053]本實施例采用是FR4材料的6層板，板子實物大小為150mm*100mm。
[0054]實施例2
[0055]本實施例在實施例1的基礎(chǔ)上相應(yīng)增加了 SDR SDRAM和CFI FLASH作為高速存儲設(shè)備。
[0056]其中:
[0057]FPGA 上的 bank4 和 bank5 與 SDR SDRAM 連接，F(xiàn)PGA 上的 bank4 和 bank5 與 SDRSDRAM 間電平為 1.8V CMOS。
[0058]SDR SDRAM 為 64Mb ；FPGA 與 SDR SDRAM 間以 16bit 進行傳輸。
[0059]另外，USB3.0PHY與SDR SDRAM分別連接到FPGA上bank4和bank5的不同引腳上。
[0060]FPGA 上的 bankl 和 bank6 與 CFI FLASH 連接，F(xiàn)PGA 上的 bankl 和 bank6 與 CFIFLASH 間電平為 3.3V CMOS。
[0061]CFI FLASH 為 64Mb ；FPGA 與 CFI FLASH 間以 16bit 進行傳輸。
[0062]另外，CFI FLASH與EEPROM分別連接到FPGA上bankl和bank6的不同引腳上。[0063]本實施例采用是FR4材料的6層板，板子實物大小為150mm*100mm。
[0064]本實施例相對實施例1增加了 64Mb的SDR SDRAM和CFI FLASH作為擴展的高速存儲設(shè)備，其中SDR SDRAM可以在DDR2SDRAM不夠用的情況下存儲用戶的臨時數(shù)據(jù)，CFIFLASH可以存儲USB3.0的驅(qū)動程序。
[0065]以上所述的本實用新型實施方式，并不構(gòu)成對本實用新型保護范圍的限定。任何在本實用新型的精神和原則之內(nèi)所作的修改、等同替換和改進等，均應(yīng)包含在本實用新型的權(quán)利要求保護范圍之內(nèi)。
【權(quán)利要求】
1.USB3.0FPGA 開發(fā)板，其特征在于:包括 FPGA、USB3.0PHY, DDR2SDRAM、48MHz 有源晶振、JTAG、EEPROM、USB3.0標準B型口、復位電路、電源、40MHz有源晶振； 所述USB3.0PHY通過PIPE信號和所述FPGA上的bank4和bank5連接； 所述USB3.0PHY通過ULPI信號和所述FPGA上的bank4連接； 所述USB3.0PHY與所述USB3.0標準B型口連接； 所述USB3.0PHY與所述40MHz有源晶振連接； 所述FPGA通過所述FPGA上的bank2和bank3與所述DDR2SDRAM連接； 所述FPGA與所述48MHz有源晶振連接； 所述FPGA與所述JTAG連接； 所述FPGA通過所述FPGA上的bankl和bank6與所述EEPROM連接； 所述FPGA與所述電源連接； 所述FPGA與所述復位電路連接； 所述FPGA上的bank7和bank8為用戶IO 口。
2.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述PIPE信號為16bit*250MHz ;所述 ULPI 信號為 8bit*60MHz。
3.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述FPGA上的bank4和bank5 與所述 USB3.0PHY 間電平為 1.8V CMOS。
4.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述FPGA上的bank2和bank3 與所述 DDR2SDRAM 間電平為 1.8V SSTL0
5.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述FPGA上的bankl和bank6與所述EEPROM間電平為3.3V CMOS。
6.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述bank7和bank8的電平為 1.8V CMOS,2.5V CMOS 或 3.3V CMOS。
7.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:還包括SDR SDRAM ;所述FPGA上的bank4和bank5與所述SDR SDRAM連接，所述FPGA上的bank4和bank5與所述SDR SDRAM 間電平為 1.8V CMOS。
8.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:還包括CFI FLASH ;所述FPGA上的bankl和bank6與所述CFI FLASH連接，所述FPGA上的bankl和bank6與所述CFI FLASH 間電平為 3.3V CMOS。
9.根據(jù)權(quán)利要求1所述的USB3.0FPGA開發(fā)板，其特征在于:所述USB3.0PHY通過PIPE信號和所述USB3.0PHY通過ULPI信號連接到所述FPGA上bank4的不同的引腳上。
【文檔編號】G06F1/16GK203658909SQ201320796747
【公開日】2014年6月18日 申請日期:2013年12月4日 優(yōu)先權(quán)日:2013年12月4日
【發(fā)明者】高韋, 王亞君 申請人:安徽虹莊微電子有限公司