專利名稱：一種xilinx fpga雙復(fù)位功能電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及使用XILINX FPGA時內(nèi)部程序需要上電復(fù)位和手動復(fù)位的FPGA電路，特別涉及一種XILINX FPGA雙復(fù)位功能電路，尤其適合對硬件等級要求較高的技術(shù)領(lǐng)域，如航天、航空、車品等廣品。
背景技術(shù)：
XILINX FPGA具有現(xiàn)場可編程特點，使用靈活方便,且具有宇航級等聞等級芯片，已廣泛應(yīng)用于航天、航空、軍品等領(lǐng)域。FPGA在使用時需要編寫程序，在一些程序中需要利用上電復(fù)位或手動復(fù)位信號對程序進行初始化或復(fù)位，尤其對于上電復(fù)位信號由于不同的FPGA配置時間長短不同而造成一定設(shè)計難度，目前對于這些復(fù)位信號一般采用專用復(fù)位芯片，且上電復(fù)位和手動復(fù)位分開設(shè)計。使用專用復(fù)位芯片不僅增加了設(shè)計成本，還降低了產(chǎn) 品可靠性，兩種復(fù)位分開設(shè)計不僅多占用FPGA I/O管腳資源，同時也降低了產(chǎn)品可靠性。

實用新型內(nèi)容本實用新型的技術(shù)解決問題是針對現(xiàn)有技術(shù)的不足，提供了一種可替代專用復(fù)位芯片提上電復(fù)位和手動復(fù)位信號的XILINX FPGA雙復(fù)位功能電路，進一步的通過采用本電路降低了成本并提高了產(chǎn)品可靠性，同時還解決了 XILINX FPGA程序上電復(fù)位信號時序要求與FPGA配置時間長度無關(guān)的問題。本實用新型的技術(shù)解決方案是本實用新型根據(jù)XILINX FPGA的配置特點，F(xiàn)PGA DONE信號電平在FPGA配置即將完成時由低變高，該信號通過RC延時電路做一定延時后(延時時間須超過DONE信號由低變高至FPGA完全配置完成的時間差)，接入FPGA可使用的普通I/O管腳，能夠使得FPGA配置完成后即可接收該由低變高的信號，其中低電平部分作為低電平復(fù)位有效的復(fù)位信號，經(jīng)FPGA內(nèi)部程序處理后，可作為上電復(fù)位信號使用；電路中還有一個對地按鍵開關(guān)kl，按下該開關(guān)后電路為FPGA I/O提供一個低電平，該低電平信號經(jīng)FPGA內(nèi)部程序處理后，可作為手動復(fù)位信號使用。本實用新型與現(xiàn)有技術(shù)相比具有如下優(yōu)點本實用新型根據(jù)XILINX FPGA配置特點，無需專用復(fù)位芯片，僅采用簡單的RC電路及按鍵開關(guān)，有效實現(xiàn)了上電復(fù)位信號與FPGA配置時間長短無關(guān)，并通過一個FPGA I/O管腳即可實現(xiàn)上電復(fù)位和手動復(fù)位的雙復(fù)位功能。本實用新型降低電路設(shè)計成本的同時，還提高了產(chǎn)品可靠性。

圖I為本實用新型示意圖。
具體實施方式
[0009]下面就結(jié)合附圖對本實用新型做進一步介紹。本實用新型所述雙復(fù)位功能電路包括，電阻R1，電阻R2，電容Cl，按鍵開關(guān)K1，電阻R3。電路連接如圖I所示。XILINXFPGA芯片Ul的正常配置電路中，Ul的DONE管腳通過一個上拉電阻Rl連接至電源當(dāng)Ul正常配置過程中，DONE信號維持為低電平，接近配置結(jié)束時，該信號由低變高，之后Ul經(jīng)過三個配置時鐘CCLK周期，允許FPGA內(nèi)部RAM和Flip-Flops工作、激活I(lǐng)/O、內(nèi)部配置結(jié)束信號有效，至此XILINX FPGA徹底完成自身的配置過程，可以按照用戶編寫的程序開始工作。本電路根據(jù)XILINX FPGA的配置特點，利用DONE信號通過電阻R2和電容Cl組成的RC延時電路，將DONE信號做延時處理，產(chǎn)生RST信號。合理選擇電阻R2和電容Cl的值，確保RST信號較DONE信號延時遠(yuǎn)超過三個配置時鐘周期。目前XILINX FPGA產(chǎn)品中不同F(xiàn)PGA的CCLK周期不同，CCLK周期范圍約為幾ns至幾us。本實用新型中的RC延時電路對DONE信號的延時設(shè)計為幾十us以上，以保證XILINX FPGA芯片完成配置后，普通1/0可以 獲取一個由低變高的低電平復(fù)位有效的復(fù)位信號，該信號經(jīng)內(nèi)部程序處理后即可作為內(nèi)部程序的上電復(fù)位信號使用。Ul完成配置后，按鍵開關(guān)K1、電阻R3組成低電平復(fù)位有效的手動復(fù)位電路。Ul配置完成后，DONE信號以及RST信號為高電平，當(dāng)按下按鍵開關(guān)Kl時，RST信號通過電阻R3接地，電容Cl中存儲的電荷通過R3泄放掉，RST信號電平為電阻R2、電阻R3分壓后電阻R3上的電壓，合理選擇電阻R3和電阻R2的阻值，可以使RST信號電平為FPGA芯片可識別的低電平，此信號經(jīng)內(nèi)部程序處理后即可作為內(nèi)部程序的手動復(fù)位信號使用。以XILINX Virtex-5系列FPGA芯片xc5vlxll0t為例，本實用新型的具體實施舉例如下FPGA芯片Ul采用xc5vlxll0t，Ul配置芯片采用xcf32p，電阻Rl取值330 Ω，電阻R2取值4. 7K Ω，電容Cl取值4. 7uF，電阻R3取值100 Ω，按鍵開關(guān)Kl采用普通常開型四腳按鍵開關(guān)。Xc5vlxll0t配置時鐘CCLK周期約為30ns 2us，電阻R2和電容Cl組成的RC延時電路延時時間(至高電平有效)約為11ms，遠(yuǎn)大于3個CCLK周期，待FPGA 10有效后，RST管腳有充足時間獲取低電平，通過內(nèi)部程序?qū)崿F(xiàn)上電復(fù)位功能。Cl充電完成后，Kl斷開時，RST管腳經(jīng)R2通過Rl以及DONE管腳(配置完成后DONE管腳為高電平)上拉至VCC，RST保持為高電平。當(dāng)手動按下Kl時，首先Cl通過電阻R3放電，之后RST管腳通過電阻R2和R3分壓，管腳電壓約為0. 07V，RST管腳獲取低電平，通過內(nèi)部程序?qū)崿F(xiàn)手動復(fù)位功能。本實用新型未詳細(xì)說明部分屬本領(lǐng)域技術(shù)人員公知常識。
權(quán)利要求1.一種XILINX FPGA雙復(fù)位功能電路，其特征在于包括電阻R1，電阻R2，電容Cl，按鍵開關(guān)K1，電阻R3， XILINX FPGA芯片的DONE管腳與電阻Rl和電阻R2的一端相連接，其中，通過電阻Rl的另一端連接至電源VCC ;電阻R2另一端與電容Cl的一端連接，電容Cl另一端接地；電阻R2與電容Cl的互聯(lián)端與XILINX FPGA芯片的普通I/O管腳相連；XILINXFPGA芯片的普通I/O管腳相連同時與按鍵開關(guān)Kl的一端相連；按鍵開關(guān)Kl的另一端通過電阻R3接地。
2.根據(jù)權(quán)利要求I所述的一種XILINXFPGA雙復(fù)位功能電路，其特征在于所述XILINXFPGA芯片包含XILINX公司的Spartan全系列、Virtex全系列、Artix全系列、Kintex全系列及其他所有帶有DONE管腳的FPGA芯片。
專利摘要本實用新型公開了一種XILINX FPGA雙復(fù)位功能電路，包括電阻R1，電阻R2，電容C1，按鍵開關(guān)K1，電阻R3。XILINX FPGA芯片的DONE管腳與電阻R1和電阻R2的一端相連接，其中，通過電阻R1的另一端連接至電源VCC；電阻R2另一端與電容C1的一端連接，電容C1另一端接地；電阻R2與電容C1的互聯(lián)端與XILINX FPGA芯片的普通I/O管腳相連；XILINX FPGA芯片的普通I/O管腳相連同時與按鍵開關(guān)K1的一端相連；按鍵開關(guān)K1的另一端通過電阻R3接地。采用本實用新型所述電路可以替代專用復(fù)位芯片提上電復(fù)位和手動復(fù)位信號，并降低了成本并提高了產(chǎn)品可靠性，同時還解決了XILINX FPGA程序上電復(fù)位信號時序要求與FPGA配置時間長度無關(guān)的問題。
文檔編號G06F9/44GK202795216SQ20122041883
公開日2013年3月13日 申請日期2012年8月22日 優(yōu)先權(quán)日2012年8月22日
發(fā)明者汪洲, 魏志勇, 蘇浩航, 張磊, 李濤 申請人:北京空間機電研究所