專利名稱：一種PCIe多功能設(shè)備和硬件加速算法集成裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于網(wǎng)絡(luò)技術(shù)領(lǐng)域，具體是一種PCIe多功能設(shè)備和硬件加速算法集成裝置。
背景技術(shù)：
目前的PCIe設(shè)備一般是單一功能PCIe插卡，為完成應(yīng)用在系統(tǒng)中需要多種功能的PCIe外設(shè)卡，多個(gè)不同功能的PCIe插卡需要占用多個(gè)PC插槽，而系統(tǒng)主板內(nèi)插槽有限。多個(gè)PCIe設(shè)備卡通過PCIe總線交換信息，需要PC驅(qū)動(dòng)程序參與，占用系統(tǒng)CPU資源。

實(shí)用新型內(nèi)容為了解決上述技術(shù)問題，本實(shí)用新型提供了一種PCIe多功能設(shè)備和硬件加速算 法集成裝置。一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于其內(nèi)部設(shè)置有FPGA芯片，所述FPGA芯片分別與PCIe接口、網(wǎng)絡(luò)接口和輸入輸出接口連接，所述FPGA芯片內(nèi)設(shè)置有PCIe端點(diǎn)設(shè)備，PCIe端點(diǎn)設(shè)備設(shè)置至少2個(gè)邏輯功能設(shè)備。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述PCIe端點(diǎn)設(shè)備最多設(shè)置8個(gè)邏輯功能設(shè)備。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備包括網(wǎng)絡(luò)邏輯設(shè)備、算法加速邏輯設(shè)備和輸入輸出邏輯設(shè)備。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述網(wǎng)絡(luò)邏輯設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線連接到網(wǎng)絡(luò)Mac模塊，網(wǎng)絡(luò)Mac模塊連接網(wǎng)絡(luò)物理層芯片，網(wǎng)絡(luò)物理層芯片連接網(wǎng)絡(luò)接口。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述輸入輸出邏輯設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線連接到輸入輸出控制模塊，輸入輸出控制模塊通過輸入芯片和輸出芯片與輸入輸出接口連接。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備之間通過設(shè)備間硬件算法或互聯(lián)模塊相互連接。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備之間通過片內(nèi)系統(tǒng)互聯(lián)總線連接。所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述的片內(nèi)系統(tǒng)互聯(lián)總線與系統(tǒng)總線硬件算法模塊連接。本實(shí)用新型的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，可以通過一塊PCIe插卡同時(shí)實(shí)現(xiàn)多種功能，基本不占用CPU資源。

圖I是本實(shí)用新型的一種PCIe多功能設(shè)備和硬件加速算法集成裝置的結(jié)構(gòu)模塊示意圖；圖中，I一PCIe接口 ；2 — FPGA芯片(現(xiàn)場(chǎng)可編程門陳列芯片)；3 — PCIe端點(diǎn)設(shè)備；4一網(wǎng)絡(luò)邏輯設(shè)備；5—算法加速邏輯設(shè)備；6—輸入輸出邏輯設(shè)備；7—設(shè)備間硬件算法或互聯(lián)模塊；8—片內(nèi)系統(tǒng)互聯(lián)總線；9—網(wǎng)絡(luò)Mac模塊；10—系統(tǒng)總線硬件算法模塊；11—輸入輸出控制模塊；12—網(wǎng)絡(luò)物理層芯片(網(wǎng)絡(luò)phy) ; 13—網(wǎng)絡(luò)接口 ； 14一輸入芯片；15—輸出芯片；16—輸入輸出接口。
具體實(shí)施方式
以下結(jié)合附圖對(duì)本實(shí)用新型進(jìn)行詳細(xì)說明。如圖I所示，本實(shí)用新型提供了一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其內(nèi)部設(shè)置有FPGA芯片，F(xiàn)PGA芯片分別與PCIe接口、網(wǎng)絡(luò)接口和輸入輸出接口連接，F(xiàn)PGA芯片內(nèi)設(shè)置有PCIe端點(diǎn)設(shè)備，PCIe端點(diǎn)設(shè)備設(shè)置最多8個(gè)邏輯功能設(shè)備。邏輯功能設(shè)備包括網(wǎng)絡(luò)邏輯設(shè)備、算法加速邏輯設(shè)備和輸入輸出邏輯設(shè)備。其中的網(wǎng)絡(luò)邏輯設(shè)備通·過片內(nèi)系統(tǒng)互聯(lián)總線連接到網(wǎng)絡(luò)Mac模塊，網(wǎng)絡(luò)Mac模塊連接網(wǎng)絡(luò)物理層芯片，網(wǎng)絡(luò)物理層芯片連接網(wǎng)絡(luò)接口。其中的輸入輸出邏輯設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線連接到輸入輸出控制模塊，輸入輸出控制模塊通過輸入芯片和輸出芯片與輸入輸出接口連接。邏輯功能設(shè)備之間通過設(shè)備間硬件算法或互聯(lián)模塊相互連接，該模塊內(nèi)實(shí)現(xiàn)不同算法處理或流接口的數(shù)據(jù)通道；邏輯功能設(shè)備之間通過片內(nèi)系統(tǒng)互聯(lián)總線連接，片內(nèi)系統(tǒng)總線典型的有AXI總線，Avalon總線；片內(nèi)系統(tǒng)互聯(lián)總線與系統(tǒng)總線硬件算法模塊連接，供不同設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線訪問和使用。采用上述結(jié)構(gòu)，突破了傳統(tǒng)PCIe設(shè)備之間只能在PC應(yīng)用程序和驅(qū)動(dòng)程序控制下通過PCIe系統(tǒng)總線傳輸信息的限制，設(shè)備之間直接或片內(nèi)總線方式的互聯(lián)有效提高系統(tǒng)性能，簡(jiǎn)化系統(tǒng)復(fù)雜度。PC主機(jī)通過PCIe接口(插槽或擴(kuò)展電纜)連接到本實(shí)用新型結(jié)構(gòu)的PCIe接口，然后連接到FPGA芯片和內(nèi)部實(shí)現(xiàn)PCIe端點(diǎn)設(shè)備，PCIe端點(diǎn)設(shè)備內(nèi)實(shí)現(xiàn)不同邏輯功能設(shè)備，對(duì)PC主機(jī)等效于連接了多個(gè)不同的物理設(shè)備插卡。FPGA芯片是可編程芯片，在FPGA PCIe端點(diǎn)內(nèi)最多可實(shí)現(xiàn)8個(gè)邏輯功能設(shè)備，等效于8塊PCIe插卡。硬件算法設(shè)備使用FPGA內(nèi)的DSP塊實(shí)現(xiàn)相關(guān)算法的加速，如FIR濾波算法，F(xiàn)FT算法以及其他算法的FPGA硬件實(shí)現(xiàn)。輸入輸出模塊是用FPGA邏輯實(shí)現(xiàn)的相關(guān)信息和輸入輸出控制電路，如控制數(shù)據(jù)采集AD和數(shù)據(jù)輸出DA，或者其他控制IO輸入輸出，如監(jiān)控系統(tǒng)云臺(tái)控制等。PC機(jī)應(yīng)用程序和驅(qū)動(dòng)程序可不參與數(shù)據(jù)傳輸過程，只監(jiān)視控制硬件處理過程，有效降低系統(tǒng)CPU占用率。本實(shí)用新型在網(wǎng)絡(luò)監(jiān)控領(lǐng)域，原需要4塊卡網(wǎng)絡(luò)卡，視頻處理卡、存儲(chǔ)卡和云臺(tái)控制卡，通過本結(jié)構(gòu)實(shí)施的裝置，簡(jiǎn)化為I塊PCIe插卡。在數(shù)據(jù)采集和壓縮應(yīng)用中，原250MByte/s的數(shù)據(jù)采集和存儲(chǔ)，占用了 2個(gè)硬盤組成的RaidO的全部帶寬和50%的CPU資源。采用本結(jié)構(gòu)實(shí)施的設(shè)備，一個(gè)邏輯設(shè)備完成AD功能，另一個(gè)邏輯設(shè)備完成無損壓縮算法，最后一個(gè)邏輯設(shè)備承擔(dān)存儲(chǔ)功能，設(shè)備之間采用數(shù)據(jù)流接口，不通過PCIe總線傳輸數(shù)據(jù)，使的系統(tǒng)減少使用一個(gè)硬盤，基本不占用CPU資源。以上所述僅為本實(shí)用新型的較佳實(shí)施例，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1.一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于其內(nèi)部設(shè)置有FPGA芯片，所述FPGA芯片分別與PCIe接口、網(wǎng)絡(luò)接口和輸入輸出接口連接，所述FPGA芯片內(nèi)設(shè)置有PCIe端點(diǎn)設(shè)備，PCIe端點(diǎn)設(shè)備設(shè)置至少2個(gè)邏輯功能設(shè)備。
2.如權(quán)利要求I所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述PCIe端點(diǎn)設(shè)備最多設(shè)置8個(gè)邏輯功能設(shè)備。
3.如權(quán)利要求I所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備包括網(wǎng)絡(luò)邏輯設(shè)備、算法加速邏輯設(shè)備和輸入輸出邏輯設(shè)備。
4.如權(quán)利要求3所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述網(wǎng)絡(luò)邏輯設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線連接到網(wǎng)絡(luò)Mac模塊，網(wǎng)絡(luò)Mac模塊連接網(wǎng)絡(luò)物理層芯片，網(wǎng)絡(luò)物理層芯片連接網(wǎng)絡(luò)接口。
5.如權(quán)利要求3所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述輸入輸出邏輯設(shè)備通過片內(nèi)系統(tǒng)互聯(lián)總線連接到輸入輸出控制模塊，輸入輸出控制模塊通過輸入芯片和輸出芯片與輸入輸出接口連接。
6.如權(quán)利要求I所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備之間通過設(shè)備間硬件算法或互聯(lián)模塊相互連接。
7.如權(quán)利要求I所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述邏輯功能設(shè)備之間通過片內(nèi)系統(tǒng)互聯(lián)總線連接。
8.如權(quán)利要求4或5或7所述的一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其特征在于所述的片內(nèi)系統(tǒng)互聯(lián)總線與系統(tǒng)總線硬件算法模塊連接。
專利摘要本實(shí)用新型提供了一種PCIe多功能設(shè)備和硬件加速算法集成裝置，其內(nèi)部設(shè)置有FPGA芯片，所述FPGA芯片分別與PCIe接口、網(wǎng)絡(luò)接口和輸入輸出接口連接，所述FPGA芯片內(nèi)設(shè)置有PCIe端點(diǎn)設(shè)備，PCIe端點(diǎn)設(shè)備設(shè)置至少2個(gè)邏輯功能設(shè)備。本實(shí)用新型可以通過一塊PCIe插卡同時(shí)實(shí)現(xiàn)多種功能，基本不占用CPU資源。
文檔編號(hào)G06F13/40GK202533935SQ20122010934
公開日2012年11月14日 申請(qǐng)日期2012年3月22日 優(yōu)先權(quán)日2012年3月22日
發(fā)明者柳軍勝 申請(qǐng)人:杭州海萊電子科技有限公司