專利名稱：一種冗余結(jié)構(gòu)存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)單元，具體涉及ー種冗余結(jié)構(gòu)存儲(chǔ)單元。
背景技術(shù)：
SRAM (Static Random Access Memory),即靜態(tài)隨機(jī)存取存儲(chǔ)器，其具有較高的性能，SRAM作為半導(dǎo)體存儲(chǔ)器大家族的主要成員，是世界上應(yīng)用最廣泛的存儲(chǔ)器，它是數(shù)字處理、信息處理、自動(dòng)控制設(shè)備中不可缺少的部件。在深亞微米エ藝條件下，芯片內(nèi)部可變性日益増加，電源電壓VDD日漸降低，使得SRAM存儲(chǔ)單元穩(wěn)定性受到一定影響，并且隨著器件尺寸等比例縮小，芯片集成度升高，封裝密度上升，這ー系列的變化都會(huì)導(dǎo)致ー些意想不到的問題，使得半導(dǎo)體存儲(chǔ)器件的可靠性變差。例如，高能帶電粒子入射SRAM單元敏感節(jié)點(diǎn)引起的軟錯(cuò)誤(Soft Error)問題正日益受到關(guān)注。隨著空間技術(shù)的快速發(fā)展，越來越多的SRAM器件被應(yīng)用到各類航天器和衛(wèi)星的控制系統(tǒng)中。在空間輻射環(huán)境中，高能粒子(質(zhì)子、中子、a粒子和其他重離子)轟擊微電子電路的敏感區(qū)時(shí)會(huì)引發(fā)單粒子效應(yīng)(Single Event Effect, SEE)。福射效應(yīng)可能會(huì)引起電路工作的瞬時(shí)擾動(dòng)，可能會(huì)改變電路的邏輯狀態(tài)，甚至引起器件和集成電路的永久損傷。這種由于粒子轟擊時(shí)產(chǎn)生的單粒子效應(yīng)而改變存儲(chǔ)單元的邏輯狀態(tài)的現(xiàn)象，稱為單粒子翻轉(zhuǎn)單粒子翻轉(zhuǎn)(Single Event Upset, SEU),是各種航天器面臨的最主要的可靠性問題之一。對(duì)SEU的加固在長(zhǎng)期以來都是研究的熱點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明g在至少在一定程度上解決上述技術(shù)問題之一或至少提供ー種有用的商業(yè)選擇。為此，本發(fā)明的ー個(gè)目的在于提出ー種具有良好的抗軟錯(cuò)誤能力的靜態(tài)隨機(jī)存儲(chǔ)單元。根據(jù)本發(fā)明實(shí)施例的ー種冗余結(jié)構(gòu)存儲(chǔ)單元，包括第一開關(guān)管(Ml)、第二開關(guān)管(M5)、第三開關(guān)管(M4)和第四開關(guān)管(M8);第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)、第三存儲(chǔ)管(M3)和第四存儲(chǔ)管(M7)；以及第一動(dòng)態(tài)漏電補(bǔ)償管(MDl )、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)、第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)和第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)，其中，所述第一開關(guān)管(Ml)、所述第二開關(guān)管(M5)柵極受字線(WL)控制，漏極與位線(BL)相連，所述第一開關(guān)管(Ml)源極分別與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，所述第二開關(guān)管(M5)源極與所述第二存儲(chǔ)管(M6)漏極相連，所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極都與所述第三開關(guān)管(M4)源極相連，所述第三存儲(chǔ)管(M3)漏極與所述第三開關(guān)管(M4)源極相連，所述第四存儲(chǔ)管(M7)漏極與所述第四開關(guān)管(M8)源極相連，源極都接地，所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極都與所述第一開關(guān)管(Ml)源極相連，所述第一存儲(chǔ)管(M2)漏極與所述第一開關(guān)管(Ml)源極相連，所述第二存儲(chǔ)管(M6)漏極與所述第二開關(guān)管(M5)源極相連，源極都接地，所述第三開關(guān)管(M4)、所述第四開關(guān)管(M8)柵極受字線(WL)控制，漏極與互補(bǔ)位線(/BL)相連，所述第三開關(guān)管(M4)源極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，所述第四開關(guān)管(M8)源極與所述第四存儲(chǔ)管(M7)漏極相連，所述第一動(dòng)態(tài)漏電補(bǔ)償管(MDl)柵極與所述第二開關(guān)管(M5)源極相連，源極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)柵極與所述第四開關(guān)管(M8)源極相連，源極與所述第一存儲(chǔ)管(M2)、所述第ニ存儲(chǔ)管(M6)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)柵極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，源極與所述第二開關(guān)管(M5)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)柵極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，源極與所述第四開關(guān)管(M8)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制。本發(fā)明的靜態(tài)隨機(jī)訪問存儲(chǔ)單元與傳統(tǒng)的6T靜態(tài)隨機(jī)訪問存儲(chǔ)單元相比，原有的PMOS負(fù)載改進(jìn)為漏電補(bǔ)償NMOS管，大大降低發(fā)生軟錯(cuò)誤概率，同時(shí)增加了存儲(chǔ)信息的冗余節(jié)點(diǎn)和反饋通路。當(dāng)任意單個(gè)節(jié)點(diǎn)翻轉(zhuǎn)時(shí)，能夠自行通過冗余節(jié)點(diǎn)的信息恢復(fù)。本發(fā)明的単元面積小、低功耗且與商用エ藝兼容，有希望取代傳統(tǒng)的6管存儲(chǔ)單元成為抗SEU效應(yīng)SRAM的實(shí)現(xiàn)基礎(chǔ)。本發(fā)明的附加方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。


本發(fā)明的上述和/或附加的方面和優(yōu)點(diǎn)從結(jié)合下面附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中圖1是現(xiàn)有技術(shù)的6管靜態(tài)隨機(jī)訪問存儲(chǔ)單元的電路2是本發(fā)明的冗余結(jié)構(gòu)存儲(chǔ)單元的電路圖
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，g在用于解釋本發(fā)明，而不能理解為對(duì)本發(fā)明的限制。在本發(fā)明的描述中，需要理解的是，術(shù)語“中心”、“縱向”、“橫向”、“長(zhǎng)度”、“寬度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“豎直”、“水平”、“頂”、“底” “內(nèi)”、“外”、“順時(shí)針”、“逆時(shí)針”等指示的方位或位置關(guān)系為基于附圖所示的方位或位置關(guān)系，僅是為了便于描述本發(fā)明和簡(jiǎn)化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構(gòu)造和操作，因此不能理解為對(duì)本發(fā)明的限制。此外，術(shù)語“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括ー個(gè)或者更多個(gè)該特征。在本發(fā)明的描述中，“多個(gè)”的含義是兩個(gè)或兩個(gè)以上，除非另有明確具體的限定。 在本發(fā)明中，除非另有明確的規(guī)定和限定，術(shù)語“安裝”、“相連”、“連接”、“固定”等術(shù)語應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機(jī)械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個(gè)元件內(nèi)部的連通。對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語在本發(fā)明中的具體含義。在本發(fā)明中，除非另有明確的規(guī)定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接觸，也可以包括第一和第二特征不是直接接觸而是通過它們之間的另外的特征接觸。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或僅僅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或僅僅表示第一特征水平高度小于第二特征。如圖1所示，現(xiàn)有的采用的NMOS負(fù)載的6管SRAM結(jié)構(gòu)包括第一開關(guān)管(Ml’)、第一存儲(chǔ)管(M2’)、第二存儲(chǔ)管(M3’)、第一動(dòng)態(tài)漏電補(bǔ)償管(MD1’)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2’)和第二開關(guān)管(M4’)。其中， 第一開關(guān)管(Ml’)柵極受字線(WL)控制，漏極與位線(BL)相連，第一開關(guān)管(Ml’ )源極與第二存儲(chǔ)管(M3’)柵極相連，第一開關(guān)管(Ml’)源極與第一存儲(chǔ)管(M2’)漏極相連；第一存儲(chǔ)管(M2’)柵極與第二開關(guān)管(M4’)漏極相連，第一存儲(chǔ)管(M2’)漏極與第一開關(guān)管Ml’源極相連，源極接地；第二存儲(chǔ)管(M3’ )柵極與第一開關(guān)管(Ml’ )源極相連，第二存儲(chǔ)管(M3’)漏極與第二開關(guān)管(M4’)源極相連，源極接地；第二開關(guān)管(M4’)柵極受字線(WL)控制，漏極與互補(bǔ)位線(/BL)相連，第二開關(guān)管(M4’)源極與第一存儲(chǔ)管(M2’)柵極相連，第ニ開關(guān)管(M4’)源極與第二存儲(chǔ)管(M3’)漏極相連；第一動(dòng)態(tài)漏電補(bǔ)償管(MD1’)柵極、源極與第一開關(guān)管(Ml’)源極相連，與第二存儲(chǔ)管(M3’)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制；第二動(dòng)態(tài)漏電補(bǔ)償管(MD2’)柵極、源極與第二開關(guān)管(M4’)源極相連，與第一存儲(chǔ)管(M2’ )柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制。由于第一動(dòng)態(tài)漏電補(bǔ)償管(MD1’)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2’ )柵極與源級(jí)短接Vgs=O,第一動(dòng)態(tài)漏電補(bǔ)償管(MD1’)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2’)一直處于未開啟狀態(tài)，在電路中相當(dāng)于ー個(gè)連接到動(dòng)態(tài)補(bǔ)償電壓(VD)的大電阻，作為SRAM結(jié)構(gòu)負(fù)載，為第一存儲(chǔ)管(M2’)、第二存儲(chǔ)管(M3’)柵極存儲(chǔ)信息電容提供漏電補(bǔ)償電流.其中動(dòng)態(tài)補(bǔ)償電壓(VD)的電壓可根據(jù)制造エ藝等動(dòng)態(tài)調(diào)節(jié)大小.如圖2所示，本發(fā)明提供的一種冗余結(jié)構(gòu)存儲(chǔ)單元包括第一開關(guān)管(Ml)、第二開關(guān)管(M5)、第三開關(guān)管(M4)和第四開關(guān)管(M8);第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)、第三存儲(chǔ)管(M3)和第四存儲(chǔ)管(M7);以及第一動(dòng)態(tài)漏電補(bǔ)償管(MDl )、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)、第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)和第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)，其中，所述第一開關(guān)管(Ml)、所述第二開關(guān)管(M5)柵極受字線(WL)控制，漏極與位線(BL)相連，所述第一開關(guān)管(Ml)源極分別與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，所述第二開關(guān)管(M5)源極與所述第二存儲(chǔ)管(M6)漏極相連，所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極都與所述第三開關(guān)管(M4)源極相連，所述第三存儲(chǔ)管(M3)漏極與所述第三開關(guān)管(M4)源極相連，所述第四存儲(chǔ)管(M7)漏極與所述第四開關(guān)管(M8)源極相連，源極都接地，所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極都與所述第一開關(guān)管(Ml)源極相連，所述第一存儲(chǔ)管(M2)漏極與所述第一開關(guān)管(Ml)源極相連，所述第二存儲(chǔ)管(M6)漏極與所述第ニ開關(guān)管(M5)源極相連，源極都接地，所述第三開關(guān)管(M4)、所述第四開關(guān)管(M8)柵極受字線(WL)控制，漏極與互補(bǔ)位線(/BL)相連，所述第三開關(guān)管(M4)源極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，所述第四開關(guān)管(M8)源極與所述第四存儲(chǔ)管(M7)漏極相連，所述第一動(dòng)態(tài)漏電補(bǔ)償管(MDl)柵極與所述第二開關(guān)管(M5)源極相連，源極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)柵極與所述第四開關(guān)管(M8)源極相連，源極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)柵極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，源極與所述第ニ開關(guān)管(M5)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制，所述第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)柵極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，源極與所述第四開關(guān)管(M8)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制。 在第一存儲(chǔ)管(M2 )、第二存儲(chǔ)管(M6 )、第三存儲(chǔ)管(M3 )和第四存儲(chǔ)管(M7 )柵極處增加第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)、第一動(dòng)態(tài)漏電補(bǔ)償管(MDl )，在無軟錯(cuò)誤的情況下，第一動(dòng)態(tài)漏電補(bǔ)償管(MD1)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)柵極與源極電位相同Vgs=O,第一動(dòng)態(tài)漏電補(bǔ)償管(MDl)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2) —直處于未開啟狀態(tài)，在電路中相當(dāng)于ー個(gè) 連接到動(dòng)態(tài)補(bǔ)償電源(VD)的大電阻，為柵極存儲(chǔ)信息電容提供漏電補(bǔ)償電流。其中動(dòng)態(tài)補(bǔ)償電源(VD)電壓可根據(jù)制造エ藝等動(dòng)態(tài)調(diào)節(jié)大小。在ー個(gè)存儲(chǔ)節(jié)點(diǎn)(例，第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)柵極存儲(chǔ)邏輯‘I’吋)受到高能粒子轟擊時(shí)，產(chǎn)生單粒子效應(yīng)而改變存儲(chǔ)單元內(nèi)容由‘I’變成‘0’時(shí)，此時(shí)第三存儲(chǔ)管(M3)和第四存儲(chǔ)管(M7)的柵極仍然存儲(chǔ)邏輯‘0’，第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)的柵極此時(shí)為邏輯‘I’不變，這將導(dǎo)致第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)的柵極與源極(第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)柵極)產(chǎn)生電壓差，當(dāng)此電壓差超過第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)的閾值電壓時(shí)，第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)導(dǎo)通，動(dòng)態(tài)補(bǔ)償電源(VD)為第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)柵極充電，使得第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)柵極存儲(chǔ)電容重新寫入邏輯‘ I’，所丟失的存儲(chǔ)信息恢復(fù)。本發(fā)明的靜態(tài)隨機(jī)訪問存儲(chǔ)單元與傳統(tǒng)的6T靜態(tài)隨機(jī)訪問存儲(chǔ)單元相比，原有的PMOS負(fù)載改進(jìn)為漏電補(bǔ)償NMOS管，大大降低發(fā)生軟錯(cuò)誤概率。同時(shí)增加了存儲(chǔ)信息的冗余節(jié)點(diǎn)和反饋通路。當(dāng)任意單個(gè)節(jié)點(diǎn)翻轉(zhuǎn)時(shí)，能夠自行通過冗余節(jié)點(diǎn)的信息恢復(fù)。本發(fā)明的単元面積小、低功耗且與商用エ藝兼容，有希望取代傳統(tǒng)的6管存儲(chǔ)單元成為抗SEU效應(yīng)SRAM的實(shí)現(xiàn)基礎(chǔ)。在本說明書的描述中，參考術(shù)語“ー個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“ー些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少ー個(gè)實(shí)施例或示例中。在本說明書中，對(duì)上述術(shù)語的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。盡管上面已經(jīng)示出和描述了本發(fā)明的實(shí)施例，可以理解的是，上述實(shí)施例是示例性的，不能理解為對(duì)本發(fā)明的限制，本領(lǐng)域的普通技術(shù)人員在不脫離本發(fā)明的原理和宗旨的情況下在本發(fā)明的范圍內(nèi)可以對(duì)上述實(shí)施例進(jìn)行變化、修改、替換和變型。
權(quán)利要求
1.一種冗余結(jié)構(gòu)存儲(chǔ)單元，其特征在于，包括 第一開關(guān)管(Ml)、第二開關(guān)管(M5)、第三開關(guān)管(M4)和第四開關(guān)管(M8)； 第一存儲(chǔ)管(M2)、第二存儲(chǔ)管(M6)、第三存儲(chǔ)管(M3)和第四存儲(chǔ)管(M7)； 以及第一動(dòng)態(tài)漏電補(bǔ)償管(MD1)、第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)、第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)和第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)，其中， 所述第一開關(guān)管(Ml)、所述第二開關(guān)管(M5)柵極受字線(WL)控制，漏極與位線(BL)相連，所述第一開關(guān)管(Ml)源極分別與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，所述第二開關(guān)管(M5)源極與所述第二存儲(chǔ)管(M6)漏極相連， 所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極都與所述第三開關(guān)管(M4)源極相連，所述第三存儲(chǔ)管(M3)漏極與所述第三開關(guān)管(M4)源極相連，所述第四存儲(chǔ)管(M7)漏極與所述第四開關(guān)管(M8)源極相連，源極都接地， 所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極都與所述第一開關(guān)管(Ml)源極相連，所述第一存儲(chǔ)管(M2)漏極與所述第一開關(guān)管(Ml)源極相連，所述第二存儲(chǔ)管(M6)漏極與所述第二開關(guān)管(M5)源極相連，源極都接地， 所述第三開關(guān)管(M4)、所述第四開關(guān)管(M8)柵極受字線(WL)控制，漏極與互補(bǔ)位線(/BL)相連，所述第三開關(guān)管(M4)源極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，所述第四開關(guān)管(M8)源極與所述第四存儲(chǔ)管(M7)漏極相連， 所述第一動(dòng)態(tài)漏電補(bǔ)償管(MDl)柵極與所述第二開關(guān)管(M5)源極相連，源極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制， 所述第二動(dòng)態(tài)漏電補(bǔ)償管(MD2)柵極與所述第四開關(guān)管(M8)源極相連，源極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制， 所述第三動(dòng)態(tài)漏電補(bǔ)償管(MD3)柵極與所述第三存儲(chǔ)管(M3)、所述第四存儲(chǔ)管(M7)柵極相連，源極與所述第二開關(guān)管(M5)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制， 所述第四動(dòng)態(tài)漏電補(bǔ)償管(MD4)柵極與所述第一存儲(chǔ)管(M2)、所述第二存儲(chǔ)管(M6)柵極相連，源極與所述第四開關(guān)管(M8)源極相連，漏極受動(dòng)態(tài)補(bǔ)償電壓(VD)控制。
全文摘要
本發(fā)明提出一種冗余結(jié)構(gòu)存儲(chǔ)單元，包括第一開關(guān)管、第二開關(guān)管、第三開關(guān)管和第四開關(guān)管；第一存儲(chǔ)管、第二存儲(chǔ)管、第三存儲(chǔ)管和第四存儲(chǔ)管；以及第一動(dòng)態(tài)漏電補(bǔ)償管、第二動(dòng)態(tài)漏電補(bǔ)償管、第三動(dòng)態(tài)漏電補(bǔ)償管和第四動(dòng)態(tài)漏電補(bǔ)償管。本發(fā)明與傳統(tǒng)的6管靜態(tài)隨機(jī)訪問存儲(chǔ)單元相比，漏電補(bǔ)償NMOS管取代原有PMOS管，降低發(fā)生軟錯(cuò)誤概率，同時(shí)增加了存儲(chǔ)信息的冗余節(jié)點(diǎn)和反饋通路，當(dāng)任意單個(gè)節(jié)點(diǎn)翻轉(zhuǎn)時(shí)，本發(fā)明能夠自行通過冗余節(jié)點(diǎn)的信息恢復(fù)，具有良好的抗軟錯(cuò)誤能力。
文檔編號(hào)G06F11/07GK103019878SQ20121059287
公開日2013年4月3日 申請(qǐng)日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者潘立陽, 劉雪梅, 伍冬 申請(qǐng)人:清華大學(xué)