專利名稱：一種單線串行接口主模塊及其采樣數(shù)據(jù)信息的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，具體涉及一種單線串行接口主模塊及其采樣數(shù)據(jù)信息的方法。
背景技術(shù)：
芯片上外設(shè)接口的線越多，輸入輸出焊盤(10 PAD)就越多，芯片的面積就會越大。單線串行接口(Single wire Serial Interface, SSI)是目前常用的一種外設(shè)接口，其最大特點是只用一根線進行傳輸。因此，使用SSI作為外設(shè)接口，可更好的控制芯片面積。如圖1所示，通過SSI連接的兩個芯片都要具有各自的SSI模塊，且分別為SSI主模塊(Master)和 SSI 從模塊(Slave)。如圖2所示，SSI模塊使用雙向焊盤(PAD)，其包括三條線與PAD連接，分別承載不同的信號，其中，sd_in是輸入信號,sd_out是輸出信號,sd_out_oe是輸出控制信號,該sd_out_oe高電平有效。SSI采用單線傳輸，因而在讀操作中一定會出現(xiàn)單線控制權(quán)切換的場景。在切換過程中，IO PAD由于沒有驅(qū)動，會由下拉電阻控制，SSI Master釋放單線控制權(quán)后，下拉電阻自行放電，由于放電速度緩慢，此時SSI Master采樣的話，單線上的電平可能還沒有完全拉低而處于半高電平，如果SSI Master采樣到該半高電平而提前采樣數(shù)據(jù)，就會導(dǎo)致數(shù)據(jù)接收出錯。目前，為解決該數(shù)據(jù)接收出錯的問題，是在板級加下拉電阻，加快IOPAD下拉電阻的放電速度，但是這種方法，穩(wěn)定性和靈活性都比較差，不能很好的解決數(shù)據(jù)接收出錯的問題。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種單線串行接口主模塊及其采樣數(shù)據(jù)信息的方法，以更好的解決現(xiàn)有技術(shù)中采用SSI存在的數(shù)據(jù)接收錯誤的問題。第一方面，本發(fā)明實施例提供一種單線串行接口 SSI主模塊，包括:狀態(tài)機單元、選擇器單元、采樣單元以及采樣延遲控制單元；其中:所述采樣延遲控制單元與所述狀態(tài)機單元連接，用于在所述SSI主模塊每次上電或復(fù)位后發(fā)送第一個讀操作幀中的最后一位地址信息之前，發(fā)送延遲指令給所述狀態(tài)機單元;所述狀態(tài)機單元與所述選擇器單元連接，用于根據(jù)所述延遲指令，從所述SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，發(fā)送采樣控制信號給選擇器單元；所述選擇器單元的一端與所述采樣單元連接，另一端通過單線與SSI從模塊連接，所述選擇器單元用于在收到采樣控制信號后，打開與所述采樣單元的傳輸通道，以便所述SSI從模塊將所述讀操作幀中的地址信息所對應(yīng)的數(shù)據(jù)信息輸入到所述采樣單元；
所述采樣單元，用于采樣來自所述SSI從模塊的數(shù)據(jù)信息。在第一方面的第一種可能的實施方式中，所述采樣延遲控制單元發(fā)送的延遲指令中包括用于指示延遲時間的配置信息mst_Ck_Cfg;所述狀態(tài)機單元具體用于根據(jù)所述延遲指令，在所述SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待延遲時間
0.5Xmst_ck_cfg后,發(fā)送采樣控制信號給所述選擇器單元。結(jié)合第一方面的第一種可能的實施方式，在第二種可能的實施方式中，所述米樣延遲控制單元發(fā)送的延遲指令中的配置信息mst_ck_cfg滿足下述條件:(Master Delay)ffC+(Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5Xmst_ck_cfg+Tl - T2 ；其中，(Master Delay)w。是所述SSI主模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)w。是所述SSI從模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Board_dly)ffC是板級信號傳輸?shù)淖畲笱舆t，CLK_SKEff是時鐘最大偏差，Tl是所述SSI主模塊從發(fā)完所述讀操作幀中的最后一位地址信息時起到SSI主模塊開始檢測所述讀操作幀中的讀數(shù)據(jù)同步位的時間，T2是所述SSI從模塊從接收到所述SSI主模塊發(fā)送的讀操作幀中的最后一位地址信息時起到所述SSI從模塊取得單線控制權(quán)的時間。第二方面，本發(fā)明實施例提供一種單線串行接口 SSI主模塊采樣數(shù)據(jù)信息的方法，包括:向與所述SSI主模塊連接的SSI從模塊發(fā)送讀操作幀；從發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息。在第一方面的第一種可能的實施方式中，所述的采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息，包括:檢測所述所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的寫操作幀中的讀數(shù)據(jù)同步位是否有效；若所述讀數(shù)據(jù)同步位有效，則采樣所述SSI從模塊發(fā)出的數(shù)據(jù)信息。結(jié)合第一方面或第一方面的第一種可能的實施方式，在第二種可能的實施方式中，所述的延遲時間為0.5Xmst_ck_cfg,且滿足下述公式:(Master Delay)ffC+(SlaveDelay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5 Xmst_ck_cfg+lclock delay ；其中，(MasterDelay) we是所述SSI主模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)κ是所述SSI從模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)w。是板級信號傳輸?shù)淖畲笱舆t，CLK_SKEW是時鐘最大偏差，Tl是所述SSI主模塊從發(fā)完讀操作幀中的最后一位地址信息時起到SSI主模塊開始檢測所述讀操作幀中的讀數(shù)據(jù)同步位的時間，T2是所述SSI從模塊從接收到所述SSI主模塊發(fā)送的讀操作幀中的最后一位地址信息時起到所述SSI從模塊取得單線控制權(quán)的時間。本發(fā)明實施例采用在單線串行接口主模塊增加一個采樣延遲控制單元，用于發(fā)送延遲指令給狀態(tài)機單元，使狀態(tài)機單元延遲發(fā)出采樣控制信號，從而控制采樣單元延遲采樣數(shù)據(jù)信息的技術(shù)方案，可以避免因IO PAD下拉電阻放電緩慢導(dǎo)致的數(shù)據(jù)接收出錯的問題，與現(xiàn)有技術(shù)中在板級加下拉電阻的方法相比，本實施例方案具有更好的穩(wěn)定性和靈活性。


圖1是兩個芯片通過SSI連接的示意圖；圖2是SSI模塊與雙向焊盤的連接示意圖；圖3是本發(fā)明一個實施例提供的SSI Master的結(jié)構(gòu)示意圖；圖4是本發(fā)明另一實施例提供的SSI Master的結(jié)構(gòu)示意圖；圖5是SSI的傳輸協(xié)議中寫操作的幀結(jié)構(gòu)示意圖；圖6是SSI的傳輸協(xié)議中讀操作的幀結(jié)構(gòu)示意圖；圖7是本發(fā)明實施例提供的SSI Master采樣數(shù)據(jù)信息的方法的流程圖。
具體實施例方式請參考圖3，本發(fā)明實施例提供一種單線串行接口(SSI)主模塊(Master)。該SSI主模塊通過單線與SSI從模塊連接。該SSI主模塊包括:狀態(tài)機(FSM)單元301，選擇器單元302，采樣(SAMPLE)單元303，和采樣延遲控制單元(SSI_MST_REGCORE) 304。采樣延遲控制單元304，與所述狀態(tài)機單元301連接，用于在SSI主模塊每次上電或復(fù)位后發(fā)送第一個讀操作幀中的最后一位地址信息之前，發(fā)送延遲指令給所述狀態(tài)機單元 301 ；狀態(tài)機(FSM)單元301，與選擇器單元302連接，用于根據(jù)所述延遲指令，從所述SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，發(fā)送采樣控制信號給選擇器單元302 ；選擇器單元302，一端與所述采樣單元303連接，另一端通過單線與SSI從模塊連接，用于在收到采樣控制信號后，打開與所述采樣單元的傳輸通道，以便所述SSI從模塊將所述讀操作幀中的地址信息所對應(yīng)的數(shù)據(jù)信息輸入到采樣單元303 ；具體地，SSI從模塊在接收完讀操作幀后，會發(fā)送一個響應(yīng)信號，即寫操作幀，以通知SSI主模塊接收數(shù)據(jù)，然后再發(fā)送數(shù)據(jù)信息?；蛘?，SSI主模塊發(fā)完讀操作幀的地址信息后，轉(zhuǎn)換單線控制權(quán)，由SSI從模塊發(fā)送該讀操作幀中的數(shù)據(jù)信息。采樣(SAMPLE)單元303，用于采樣來自所述SSI從模塊的數(shù)據(jù)信息。本發(fā)明實施例方法采用通過采樣延遲控制單元發(fā)送延遲指令，使狀態(tài)機單元延遲發(fā)出采樣控制信號，從而控制采樣單元延遲采樣數(shù)據(jù)信息的技術(shù)方案，可以避免因IO PAD下拉電阻放電緩慢導(dǎo)致的數(shù)據(jù)接收出錯的問題，與現(xiàn)有技術(shù)中在板級加下拉電阻的方法相t匕，本實施例方案具有更好的穩(wěn)定性和靈活性。如圖4所示，其它實施例中，本發(fā)明提供的SSI主模塊還可以包括:寄存器單元。該寄存器單元與采樣延遲控制單元304連接，用于存儲指示延遲時間的配置項mst_Ck_Cfg，該配置項mst_Ck_Cfg包含在延遲指令中發(fā)送給狀態(tài)機單元，使狀態(tài)機單元延遲發(fā)出采樣控制信號，且延遲時間為0.5Xmst_ck_cfg0配置項mst_ck_cfg由操作人員預(yù)先輸入。其它實施例中，本發(fā)明提供的SSI主模塊還可以包括:移位器(SHIFTER)單元305。該移位器單元305與選擇器單元302和采樣單元303連接，用于實現(xiàn)串行輸入及暫時存放數(shù)據(jù)信息。下面，對本發(fā)明實施例提供的SSI主模塊中的各個單元做進一步詳細說明:選擇器單元302具體通過IO PAD與單線連接，來自SSI Slave的數(shù)據(jù)信息通過選擇器單元302進入SSI主模塊的其它單元。如圖2所示，sd_in表示輸入的數(shù)據(jù)信息，1’bO則是默認信號；選擇器單元302默認允許I’ b0進入，而屏蔽sd_in的進入。狀態(tài)機單元301可以在SSI主模塊發(fā)完每個讀操作幀中的最后一位地址信息時，生成采樣控制信號sd_in_cntl,并發(fā)送給選擇器單元305,控制sd_in進入；只有在sd_in_cntl有效時,選擇器單元704才與采樣單元303等其它單元的傳輸通道,允許sd_in進入SSI主模塊的其它單元；通常，sd_in_cntl高電平有效。采樣延遲控制單元304可以是一個信號發(fā)送電路，SSI主模塊每次上電或復(fù)位后，該信號發(fā)送電路從寄存器單元306中獲取配置項mst_ck_cfg,生成包含配置項mst_ck_cfg的延遲指令，發(fā)送給狀態(tài)機單元301，使狀態(tài)機單元301從所述SSI主模塊發(fā)完每個讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，才發(fā)送采樣控制信號sd_in_cntl給選擇器單元305，該延遲時間為0.5Xmst_ck_cfg。需要說明的是，SSI主模塊每次上電或復(fù)位后，采樣延遲控制單元304只需要發(fā)送一次延遲指令；SSI主模塊以后再復(fù)位的話，重新發(fā)送一次。所述的采樣單元303采樣數(shù)據(jù)信息的過程，具體為將來自SSI從模塊的電平信號轉(zhuǎn)換為二進制信號的過程，即，高電平轉(zhuǎn)換為1，低電平轉(zhuǎn)換為O的過程。SSI主模塊是芯片的外設(shè)接口，SSI主模塊的采樣單元采樣得到的二進制的數(shù)據(jù)信息最終被傳遞給芯片。本發(fā)明的SSI主模塊通過控制采樣單元801延遲采樣數(shù)據(jù)信息，來跨過IO PAD因下拉電阻自行放電而為高電平的時間段，等待延遲時間過后，才繼續(xù)進行采樣等操作，從而，可以避免SSI主模塊因IO PAD放電未結(jié)束而提前采樣數(shù)據(jù)信息導(dǎo)致的數(shù)據(jù)接收出錯。下面，對本發(fā)明實施例技術(shù)方案的實現(xiàn)原理做進一步詳細的說明:SSI的傳輸協(xié)議中，寫操作和讀操作的幀結(jié)構(gòu)分別如圖5和圖6所示，所述幀結(jié)構(gòu)中:Sync是同步位,用于通知SSI Slave開始接收信號；RW是讀寫標識位，用于通知SSI Slave當前進行的操作類型，O表示寫操作，I表示讀操作；Address是地址信息；Data是數(shù)據(jù)信息；turn-aroundl表示單線控制權(quán)切換的第一階段；SSI Master發(fā)完最后I個地址信息，將釋放單線控制，SSI Slave在接收到最后I個地址信息后，會獲得單線控制權(quán)，并將單線驅(qū)動到低電平；Rd_Sync是讀數(shù)據(jù)同步位,用于通知SSI Master接收SSI Slave返回的數(shù)據(jù)；turn_around2表示單線控制權(quán)的切換的第二階段，SSI Slave發(fā)完最后I個數(shù)據(jù)信號，將釋放單線控制權(quán)，SSI Master在接收到最后I個數(shù)據(jù)信號后，會獲得單線控制權(quán)，并將單線驅(qū)動到低電平，為下次傳輸做準備。當SSI Master發(fā)完最后I個地址信息后,釋放單線控制權(quán)，由于IO PAD有下拉電阻，所以IO PAD會自行放電，由于放電速度較慢，此時SSI Master采樣可能會采樣到半高電平，從而，誤以為當前電平為RcLSync，提前開始采樣數(shù)據(jù)；但此時，RcLSync還沒有真正開始，SSI Slave并沒有控制單線，也沒有開始返回數(shù)據(jù)，這就會導(dǎo)致SSI Master接收數(shù)據(jù)出錯。
根據(jù)上述分析,為了避免SSI Master接收數(shù)據(jù)出錯,就必須保證SSI Master采樣時，SSI Slave已經(jīng)控制單線，也就是說，需要滿足下述公式:(Master_out_dly) ffC+ (Master_in_dly) ffC+ (Board_dly) ffC+ (Board_dly) ffC+ (Slave_in_dly) ffC+ (Slave_out_dly) wc+CLK_SKEW+T2<Tl...............( I)其中，(Master_out_dly)wc+(Master_in_dly)wc；是SSI Master 側(cè)信號傳輸?shù)淖畲笱舆t，可記為(Master Delay) wc ； (Slave_out_dly)ffC+ (Slave_in_dly)ffC 是 SSI Slave 側(cè)信號春樹的最大延遲，可記為(Slave Delay)w。；(Slave Delay)w。是板級信號傳輸?shù)淖畲笱舆t，也就是芯片之外的延遲；CLK_SKEW是時鐘最大偏差，SSI是半沿采樣，所以為0.5clockdelay ；T1是SSI Master釋放最后I位地址信息到SSI Master開始檢測Rd sync位的時間，T2是SSI Slave接收到來自SSI Master的最后I位地址信息到SSI Slave取得單線控制權(quán)的時間。則上述公式(I)可以簡化為:(Master Delay)ffC+(Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<Tl — T2...............(2)通常，所述的CLK_SKEW等于0.5clock delay, Tl等于2.5個時鐘延遲(clockdelay), T2等于lclock delay。則上述公式(2)變?yōu)?(Master Delay)ffC+(Slave Delay)ffC+2X (Board_dly)ffC<lclock delay...............(3)如果芯片片內(nèi)的約束給片外的留的裕量太小，以及板級延遲情況不定，很容易使得上述公式不滿足。上述公式中，Tl是SSI Master設(shè)計要求的，T2是SSI Slave設(shè)計要求的,其它延遲包括(Master Delay) ffC> (Slave Delay) ffC> (Board_dly)wc都與 SSI 設(shè)計本身無關(guān)，因此,可以考慮改變Tl或T2的設(shè)計值來控制單線傳輸延遲，從而使上述的公式成立，從而避免SSIMaster接收數(shù)據(jù)出錯。通常，SSI Slave側(cè)沒有總線控制，且SSI Slave本身沒有配置接口，所以無法控制T2。但是，SSI Master側(cè)有總線控制，有配置接口，可以對SSI Master內(nèi)部寄存器進行配置，因此有條件實現(xiàn)Tl可調(diào)，從而使上述的公式成立。本發(fā)明實施例提供的SSI主模塊延遲了采樣時間，且延遲時間為0.5Xmst_ck_cfg,因此從SSI Master釋放最后I位地址信息到SSI Master開始check sync位的時間改變?yōu)門l+0.5Xmst_ck_cfg。從而，上文所述的公式(2)變?yōu)?(Master Delay) ffC+ (Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5Xmst_ck_cfg+Tl — T2...............(4)其中，(Master Delay)K是所述主模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)κ是所述從模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)w。是板級信號傳輸?shù)淖畲笱舆t，Tl是SSI主模塊從釋放讀操作幀中的最后一位地址信息時起到SSI主模塊開始檢測讀操作幀中的讀數(shù)據(jù)同步位的時間，T2是SSI從模塊從接收到SSI主模塊發(fā)送的讀操作幀中的最后一位地址信息時起到SSI從模塊取得單線控制權(quán)的時間。通常，Tl等于2.5個時鐘延遲(clock delay), T2 等于 lclock delay, Tl — T2=l.5clock delay。當公式(4)滿足時，可以完全避免SSI Master因IO PAD自行放電而提前采樣數(shù)據(jù)信息，進而避免接收數(shù)據(jù)出錯。綜上，本發(fā)明實施例提供了一種單線串行接口主模塊，可以避免因IO PAD下拉電阻放電緩慢導(dǎo)致的數(shù)據(jù)接收出錯的問題，與現(xiàn)有技術(shù)中在板級加下拉電阻的方法相比，本實施例方案具有更好的穩(wěn)定性和靈活性。如圖7所示，本發(fā)明實施例還提供一種單線串行接口(SSI)主模塊采樣數(shù)據(jù)信息的方法，用于避免SSI Master接收數(shù)據(jù)出錯，所述SSI主模塊通過單線與SSI從模塊連接，所述方法包括:701、向與所述SSI主模塊連接的SSI從模塊發(fā)送讀操作幀中的地址信息；702、從發(fā)完所述讀操作幀中的最后一位地址信息起，等待一個延遲時間后，采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息。可選的，所述的采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息包括:檢測所述所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的寫操作幀中的讀數(shù)據(jù)同步位是否有效；若所述讀數(shù)據(jù)同步位有效，則采樣所述數(shù)據(jù)信息。一般的，讀數(shù)據(jù)同步位為高電平有效。本實施例方法中，在單線串行接口主模塊釋放單線控制權(quán)后增加了一個預(yù)設(shè)的延遲時間作為等待時間，用來跨過IO PAD因下拉電阻自行放電而為高電平的時間段，該延遲時間過后，才繼續(xù)進行正常操作，從而，可以避免SSI Master因IO PAD自行放電而提前采樣數(shù)據(jù)信息，進而避免接收數(shù)據(jù)出錯。進一步的，所述預(yù)設(shè)的延遲時間為0.5Xmst_ck_cfg,且滿足所述公式(4):(Master Delay) ffC+ (Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5Xmst_ck_cfg+Tl — T2該公式滿足時，可以完全避免SSI Master因IO PAD放電未結(jié)束而提前采樣數(shù)據(jù)信息，進而避免接收數(shù)據(jù)出錯。綜上，本發(fā)明實施例提供了一種單線串行接口主模塊采樣數(shù)據(jù)信息的方法，可以避免因IO PAD下拉電阻放電緩慢導(dǎo)致的數(shù)據(jù)接收出錯的問題，與現(xiàn)有技術(shù)中在板級加下拉電阻的方法相比，本實施例方案具有更好的穩(wěn)定性和靈活性。本領(lǐng)域普通技術(shù)人員可以理解上述實施例的各種方法中的全部或部分步驟可以通過硬件來完成，也可以通過程序指令相關(guān)的硬件來完成，該程序可以存儲于一計算機可讀存儲介質(zhì)中，存儲介質(zhì)可以包括:只讀存儲器、隨機讀取存儲器、磁盤或光盤等。以上對本發(fā)明實施例所提供的單線串行接口主模塊及其采樣數(shù)據(jù)信息的方法進行了詳細介紹，但以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想，不應(yīng)理解為對本發(fā)明的限制。本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種單線串行接口 SSI主模塊，其特征在于，所述SSI主模塊包括:狀態(tài)機單元、選擇器單元、采樣單元以及采樣延遲控制單元；其中: 所述采樣延遲控制單元與所述狀態(tài)機單元連接，用于在所述SSI主模塊每次上電或復(fù)位后發(fā)送第一個讀操作幀中的最后一位地址信息之前，發(fā)送延遲指令給所述狀態(tài)機單元； 所述狀態(tài)機單元與所述選擇器單元連接，用于根據(jù)所述延遲指令，從所述SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，發(fā)送采樣控制信號給選擇器單元； 所述選擇器單元的一端與所述采樣單元連接，另一端通過單線與SSI從模塊連接，所述選擇器單元用于在收到采樣控制信號后，打開與所述采樣單元的傳輸通道，以便所述SSI從模塊將所述讀操作幀中的地址信息所對應(yīng)的數(shù)據(jù)信息輸入到所述采樣單元； 所述采樣單元，用于采樣來自所述SSI從模塊的數(shù)據(jù)信息。
2.根據(jù)權(quán)利要求1所述的SSI主模塊，其特征在于: 所述采樣延遲控制單元發(fā)送的延遲指令中包括用于指示延遲時間的配置信息mst_ck_cfg ;所述狀態(tài)機單元具體用于根據(jù)所述延遲指令，在所述SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待延遲時間0.5Xmst_Ck_Cfg后，發(fā)送采樣控制信號給所述選擇器單元。
3.根據(jù)權(quán)利要求2所述的單線串行接口主模塊，其特征在于: 所述采樣延遲控制單元發(fā)送的延遲指令中的配置信息mst_Ck_Cfg滿足下述條件:(Master Delay)ffC+ (Slave Delay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5Xmst_ck_cfg+Tl —T2;其中，(Master Delay)K是所述SSI主模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)ffC是所述SSI從 模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Board_dly)w。是板級信號傳輸?shù)淖畲笱舆t，CLK_SKEff是時鐘最大偏差，Tl是所述SSI主模塊從發(fā)完所述讀操作幀中的最后一位地址信息時起到SSI主模塊開始檢測所述讀操作幀中的讀數(shù)據(jù)同步位的時間，T2是所述SSI從模塊從接收到所述SSI主模塊發(fā)送的讀操作幀中的最后一位地址信息時起到所述SSI從模塊取得單線控制權(quán)的時間。
4.一種單線串行接口 SSI主模塊采樣數(shù)據(jù)信息的方法，其特征在于，所述方法包括: 向與所述SSI主模塊連接的SSI從模塊發(fā)送讀操作幀； 從發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述的采樣所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的數(shù)據(jù)信息，包括: 檢測所述所述SSI從模塊在接收到所述讀操作幀之后發(fā)送的寫操作幀中的讀數(shù)據(jù)同步位是否有效; 若所述讀數(shù)據(jù)同步位有效，則采樣所述SSI從模塊發(fā)出的數(shù)據(jù)信息。
6.根據(jù)權(quán)利要求4或5所述的方法，其特征在于: 所述的延遲時間為0.5Xmst_ck_cfg,且滿足下述公式:(Master Delay)ffC+(SlaveDelay)ffC+2X (Board_dly)wc+CLK_SKEW<0.5 Xmst_ck_cfg+lclock delay ；其中，(MasterDelay) we是所述SSI主模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)κ是所述SSI從模塊一側(cè)信號傳輸?shù)淖畲笱舆t，(Slave Delay)w。是板級信號傳輸?shù)淖畲笱舆t，CLK_SKEW是時鐘最大偏差，Tl是所述SSI主模塊從發(fā)完讀操作幀中的最后一位地址信息時起到SSI主模塊開始檢測所述讀操作幀中 的讀數(shù)據(jù)同步位的時間，T2是所述SSI從模塊從接收到所述SSI主模塊發(fā)送的讀操作幀中的最后一位地址信息時起到所述SSI從模塊取得單線控制權(quán)的時間。
全文摘要
本發(fā)明公開了一種單線串行接口SSI主模塊，包括采樣延遲控制單元，用于發(fā)送延遲指令給狀態(tài)機單元；狀態(tài)機單元，用于根據(jù)所述延遲指令，從SSI主模塊發(fā)完所述讀操作幀中的最后一位地址信息時起，等待一個延遲時間后，發(fā)送采樣控制信號給選擇器單元；選擇器單元，用于在收到采樣控制信號后，打開與所述采樣單元的傳輸通道；采樣單元，用于采樣來自SSI從模塊的數(shù)據(jù)信息。本發(fā)明實施例還提供相應(yīng)的方法。本發(fā)明技術(shù)方案采用采樣延遲控制單元發(fā)送延遲指令，使狀態(tài)機單元延遲發(fā)出采樣控制信號，從而控制采樣單元延遲采樣數(shù)據(jù)信息，可以避免因IO PAD放電緩慢導(dǎo)致的數(shù)據(jù)接收出錯的問題。
文檔編號G06F11/00GK103092708SQ20121059031
公開日2013年5月8日 申請日期2012年12月31日 優(yōu)先權(quán)日2012年12月31日
發(fā)明者王琪 申請人:華為技術(shù)有限公司