實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒巴ㄓ媒涌谛酒闹谱鞣椒?br>
【專利摘要】本發(fā)明提供了一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?。該方法通過利用預設的位寬對待發(fā)送的數(shù)據(jù)包進行重新組包并加入檢驗碼，對于正確的響應消息立即釋放系統(tǒng)資源，對于錯誤的響應消息進行數(shù)據(jù)包自動重傳工作，降低了芯片的復雜程度和功耗水平，并保證了數(shù)據(jù)交換的速度和質量。本發(fā)明還提供一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐ㄓ媒涌谛酒?br>
【專利說明】實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒巴ㄓ媒涌谛酒?br>
【技術領域】
[0001]本發(fā)明涉及一種接口芯片數(shù)據(jù)傳輸技術，特別涉及一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒巴ㄓ媒涌谛酒?br>
【背景技術】
[0002]隨著當代專用集成電路的迅猛發(fā)展，集成電路(芯片)的應用已經(jīng)深入到各個領域中。而在電子電路系統(tǒng)設計中，簡單的由單一芯片組成的系統(tǒng)方案已經(jīng)被多芯片組的方案所代替，單板中芯片間的關系更加密切，芯片之間互聯(lián)互訪無法避免。與此同時，伴隨著業(yè)務數(shù)量的激增和業(yè)務復雜度的增加，芯片互聯(lián)互訪問題已經(jīng)逐漸成為系統(tǒng)、整機和單板性能的瓶頸，因此我們迫切地需要一種更為通用、高速而且簡單高效的接口來完成集成電路(芯片)之間的數(shù)據(jù)交換及通信工作。
[0003]芯片間互聯(lián)接口可以劃分成并行接口和串行接口兩大類，也可以按傳輸速度的數(shù)量級別劃分成高速和低速接口兩類。目前存在的主流接口主要有:UART，SPI，IIC，Serdes，USB、LPT和IDE等等。若按照并/串類劃分，UART，SPI, IIC, Serdes, USB都是采用串行的方式進行傳輸?shù)?，而LPT和IDE則為并行傳輸接口。若按照高/低速類型劃分，Serdes，USB和IDE為高速接口 ；UART, SPI, IIC和LPT屬于低速接口。
[0004]然而，接口在集成電路(芯片)邏輯實現(xiàn)時其邏輯復雜度是不可忽略的問題。邏輯復雜度表征了硬件電路的規(guī)模、面積，也從側面反映出了功耗水平，體現(xiàn)了電路實現(xiàn)時的代價和投入。高速接口往往具有更高的邏輯復雜度和協(xié)議標準，在獲得更高傳輸帶寬的同時也增加了芯片的復雜程度和功耗水平。而低速傳輸接口則具有簡單的邏輯設計特性，但由于其協(xié)議簡單在實際應用時難以保證其傳輸?shù)腝oS(Quality of Service,即服務質量)。
【發(fā)明內容】
[0005]本發(fā)明的主要目的是提供一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，以降低芯片的復雜程度和功耗水平，并保證數(shù)據(jù)交換的速度和質量。
[0006]此外，還提供一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐ㄓ媒涌谛酒?，以降低芯片的復雜程度和功耗水平，并保證數(shù)據(jù)通信的質量。
[0007]—種實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒ǎm用于通用接口芯片，特征在于，該方法包括步驟:A、發(fā)送端通用接口芯片偵測并接收待發(fā)送的數(shù)據(jù)包；B、發(fā)送端通用接口芯片對接收的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼，將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片；C、發(fā)送端通用接口芯片從接收端通用接口芯片接收響應消息；D、發(fā)送端通用接口芯片根據(jù)收到的響應消息，對數(shù)據(jù)包進行相應的處理。
[0008]進一步地，該方法還包括:E、接收端通用接口芯片接收從發(fā)送端通用接口芯片發(fā)送來的數(shù)據(jù)包；F、接收端通用接口芯片對接收的數(shù)據(jù)包解包并校驗，根據(jù)校驗結果發(fā)送相應的響應消息給發(fā)送端通用接口芯片。
[0009]進一步地,所述步驟F包括:接收端通用接口芯片對接收的數(shù)據(jù)包解包，及校驗接收的數(shù)據(jù)包是否正確；接收端通用接口芯片在數(shù)據(jù)包校驗正確時，將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片；接收端通用接口芯片在數(shù)據(jù)包校驗錯誤時，丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片。
[0010]進一步地，所述步驟D包括:發(fā)送端通用接口芯片在收到接收正確的響應消息時，釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包；及在收到接收錯誤的響應消息時，重新發(fā)送對應的數(shù)據(jù)包。
[0011]進一步地，所述步驟B包括:發(fā)送端通用接口芯片根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列；發(fā)送端通用接口芯片對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼；發(fā)送端通用接口芯片將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片。
[0012]一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐ㄓ媒涌谛酒?，所述通用接口芯片包括打包仲裁模塊及打包模塊，其中:打包仲裁模塊，用于偵測并接收待發(fā)送的數(shù)據(jù)包；打包模塊，用于對接收的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼，將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片，接收從接收端通用接口芯片發(fā)送來的響應消息，及根據(jù)收到的響應消息，對數(shù)據(jù)包進行相應的處理。
[0013]進一步地，所述通用接口芯片還包括包接收模塊及解包模塊，其中:包接收模塊，用于接收從發(fā)送端通用接口芯片發(fā)送來的數(shù)據(jù)包；解包模塊，用于對接收的數(shù)據(jù)包解包并校驗，根據(jù)校驗結果發(fā)送相應的響應消息給發(fā)送端通用接口芯片。
[0014]進一步地，所述解包模塊用于:對接收的數(shù)據(jù)包解包，及校驗接收的數(shù)據(jù)包是否正確；在數(shù)據(jù)包校驗正確時，將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片；在數(shù)據(jù)包校驗錯誤時，丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片。
[0015]進一步地，所述打包模塊用于:在收到接收正確的響應消息時，釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包；及在收到接收錯誤的響應消息時，重新發(fā)送對應的數(shù)據(jù)包。
[0016]進一步地，所述打包模塊用于:根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列；對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼；將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片。
[0017]相較現(xiàn)有技術，本發(fā)明通過利用預設的位寬對待發(fā)送的數(shù)據(jù)包進行重新組包并加入檢驗碼，對于正確的響應消息立即釋放系統(tǒng)資源，對于錯誤的響應消息進行數(shù)據(jù)包自動重傳工作，降低了芯片的復雜程度和功耗水平，并保證了數(shù)據(jù)交換的速度和質量。
【專利附圖】
【附圖說明】
[0018]圖1為本發(fā)明實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐ㄓ媒涌谛酒^佳實施例的系統(tǒng)架構圖。
[0019]圖2為圖1中通用接口芯片之間數(shù)據(jù)傳輸?shù)氖纠龍D。
[0020]圖3為利用圖1中通用接口芯片實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒ㄝ^佳實施例的具體實施流程圖。
[0021]本發(fā)明目的的實現(xiàn)、功能特點及優(yōu)點將結合實施例，參照附圖做進一步說明?！揪唧w實施方式】
[0022]應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0023]如圖1所示，為本發(fā)明通用接口芯片較佳實施例的系統(tǒng)架構圖。該通用接口芯片I用于數(shù)據(jù)交換及通信傳輸，例如圖2所示，發(fā)送端的通用接口芯片I將與其保持通信互連的至少一個子系統(tǒng)10 (圖中以3個為例)的數(shù)據(jù)，發(fā)送給與接收端的通用接口芯片I保持通信互連的至少一個子系統(tǒng)10 (圖中以3個為例)。所述通用接口芯片I的物理層的連接針腳(pin)數(shù)目是可變的。
[0024]所述通用接口芯片I包括打包仲裁模塊11、打包模塊12、包接收模塊13及解包模塊15。
[0025]為更好的描述本發(fā)明，以下分發(fā)送端通用接口芯片I和接收端通用接口芯片I來闡述打包仲裁模塊11、打包模塊12、包接收模塊13及解包模塊15的功能。需要說明的是:發(fā)送端通用接口芯片I指需將數(shù)據(jù)發(fā)送另一個通用接口芯片I的通用接口芯片I ;接收端通用接口芯片I指接收從發(fā)送端通用接口芯片I發(fā)送來的數(shù)據(jù)的通用接口芯片I。
[0026]一、發(fā)送端通用接口芯片1:
[0027]該打包仲裁模塊11，用于偵測并接收來自子系統(tǒng)10的待發(fā)送的數(shù)據(jù)包，根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列。
[0028]在本實施例中，所述仲裁策略包括:為各子系統(tǒng)10配置數(shù)據(jù)傳輸優(yōu)先級，優(yōu)先級高的先傳輸；相同優(yōu)先級時，則短數(shù)據(jù)先傳輸；相同優(yōu)先級且數(shù)據(jù)長度相同時，則先到先傳輸；相同優(yōu)先級、數(shù)據(jù)長度相同且到來的時間節(jié)點相同時，則優(yōu)先傳輸來自最久沒有進行數(shù)據(jù)傳輸?shù)淖酉到y(tǒng)10 (即:數(shù)據(jù)源)的數(shù)據(jù)。在本發(fā)明的其他實施例中，所述仲裁策略被配置包含其他任意適用的數(shù)據(jù)傳輸沖突仲裁策略。
[0029]該打包模塊12，用于對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包，并加入校驗碼。
[0030]在本實施例中，所述預設的位寬與通用接口芯片I的物理層的連接針腳數(shù)目一致；在本發(fā)明的其他實施例中，所述預設的位寬與通用接口芯片I的物理層的連接針腳數(shù)目不一致。
[0031]來自子系統(tǒng)10的待發(fā)送的數(shù)據(jù)包的位寬既可能小于所述預設的位寬，也可能大于所述預設的位寬。在本實施例中，該打包模塊12對于小于所述預設的位寬的待發(fā)送的數(shù)據(jù)包重新組包的方式是拼接，對于大于所述預設的位寬的待發(fā)送的數(shù)據(jù)包重新組包的方式是切分，以使得重新組包后的數(shù)據(jù)包的位寬等于所述預設的位寬。
[0032]在本實施例中，所述校驗碼包括CRC(Cyclic Redundancy Check,循環(huán)冗余校驗)碼及ACK Number (Acknowledgment Number,確認碼);在本發(fā)明的其他實施例中,所述校驗碼包括其他任意適用的校驗碼。
[0033]該打包模塊12，還用于將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片I。
[0034]在本實施例中，接收端通用接口芯片I可能由于時鐘的偏斜與抖動而不能正確的獲得CRC碼及ACK Number，因此發(fā)送端通用接口芯片I把重新組包的數(shù)據(jù)包的發(fā)送時序延展成3個通用接口芯片I的有效工作時鐘；接收端通用接口芯片I在接收時對中間的那個周期的值進行采樣，從而避免信息采樣出錯而導致差錯校驗的失效，同時在通用接口芯片I的工作時鐘頻率較高時也能夠保證檢驗信息的準確性。
[0035]二、接收端通用接口芯片1:
[0036]該包接收模塊13，用于接收從發(fā)送端通用接口芯片I發(fā)送來的數(shù)據(jù)包。
[0037]該解包模塊15，用于對接收的數(shù)據(jù)包解包，及校驗接收的數(shù)據(jù)包是否正確。在本實施例中，該解包模塊15對接收的數(shù)據(jù)包進行CRC碼及ACK Number校驗；在本發(fā)明的其他實施例中，該解包模塊15對接收的數(shù)據(jù)包進行其他任意適用的檢驗碼的校驗。
[0038]該解包模塊15，還用于在數(shù)據(jù)包校驗正確時，將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)10，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片1，及在數(shù)據(jù)包校驗錯誤時，丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片I。
[0039]三、發(fā)送端通用接口芯片1:
[0040]該打包模塊12，還用于接收從接收端通用接口芯片I發(fā)送來的響應消息，在收到接收正確的響應消息時，釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包，及在收到接收錯誤的響應消息時，重新發(fā)送對應的數(shù)據(jù)包。
[0041]如圖3所示，為利用圖1中通用接口芯片實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒ㄝ^佳實施例的具體實施流程圖。
[0042]需要強調的是:圖3所示流程圖僅為一個較佳實施例，本領域的技術人員當知，任何圍繞本發(fā)明思想構建的實施例都不應脫離于如下技術方案涵蓋的范圍:
[0043]發(fā)送端通用接口芯片1:偵測并接收來自子系統(tǒng)10的待發(fā)送的數(shù)據(jù)包；對接收的數(shù)據(jù)包按照預設的位寬進行重新組包，并加入校驗碼；將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片I ;從接收端通用接口芯片I接收響應消息；根據(jù)收到的響應消息，對數(shù)據(jù)包進行相應的處理。
[0044]更細化地，接收端通用接口芯片1:接收從發(fā)送端通用接口芯片I發(fā)送來的數(shù)據(jù)包；對接收的數(shù)據(jù)包解包并校驗；根據(jù)校驗結果發(fā)送相應的響應消息給發(fā)送端通用接口芯片I。
[0045]以下是結合本實施例逐步實現(xiàn)通用接口芯片I間(即發(fā)送端通用接口芯片I與接收端通用接口芯片I間)的數(shù)據(jù)交換及通信傳輸。
[0046]步驟S10，發(fā)送端通用接口芯片I的打包仲裁模塊11偵測并接收來自子系統(tǒng)10的待發(fā)送的數(shù)據(jù)包。
[0047]步驟SI I，發(fā)送端通用接口芯片I的打包仲裁模塊11根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列。
[0048]在本實施例中，所述仲裁策略包括:為各子系統(tǒng)10配置數(shù)據(jù)傳輸優(yōu)先級，優(yōu)先級高的先傳輸；相同優(yōu)先級時，則短數(shù)據(jù)先傳輸；相同優(yōu)先級且數(shù)據(jù)長度相同時，則先來先傳輸；相同優(yōu)先級、數(shù)據(jù)長度相同且到來的時間節(jié)點相同時，則優(yōu)先傳輸來自最久沒有進行數(shù)據(jù)傳輸?shù)淖酉到y(tǒng)10的數(shù)據(jù)。在本發(fā)明的其他實施例中，所述仲裁策略被配置包含其他任意適用的數(shù)據(jù)傳輸沖突仲裁策略。
[0049]步驟S12，發(fā)送端通用接口芯片I的打包模塊12對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包，并加入校驗碼。
[0050]來自子系統(tǒng)10的待發(fā)送的數(shù)據(jù)包的位寬既可能小于所述預設的位寬，也可能大于所述預設的位寬。在本實施例中，該打包模塊12對于小于所述預設的位寬的待發(fā)送的數(shù)據(jù)包重新組包的方式是拼接，對于大于所述預設的位寬的待發(fā)送的數(shù)據(jù)包重新組包的方式是切分，以使得重新組包后的數(shù)據(jù)包的位寬等于所述預設的位寬。
[0051]步驟S13，發(fā)送端通用接口芯片I的打包模塊12將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片I。
[0052]步驟S15，接收端通用接口芯片I的包接收模塊13接收從發(fā)送端通用接口芯片I發(fā)送來的數(shù)據(jù)包，且接收端通用接口芯片I的解包模塊15對接收的數(shù)據(jù)包解包。
[0053]步驟S16，接收端通用接口芯片I的解包模塊15校驗接收的數(shù)據(jù)包是否正確。
[0054]在接收的數(shù)據(jù)包正確時，轉入執(zhí)行下述步驟S17和S18，或者，在接收的數(shù)據(jù)包錯誤時，轉入執(zhí)行下述步驟S19和S20。
[0055]步驟S17，接收端通用接口芯片I的解包模塊15將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)10，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片I。
[0056]步驟S18，發(fā)送端通用接口芯片I的打包模塊12釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包。
[0057]步驟S19，接收端通用接口芯片I的解包模塊15丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片I。
[0058]步驟S20，發(fā)送端通用接口芯片I的打包模塊12重新發(fā)送對應的數(shù)據(jù)包
[0059]以上僅為本發(fā)明的優(yōu)選實施例，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的【技術領域】，均同理包括在本發(fā)明的專利保護范圍內。
【權利要求】
1.一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，適用于通用接口芯片，特征在于，該方法包括步驟: A、發(fā)送端通用接口芯片偵測并接收待發(fā)送的數(shù)據(jù)包； B、發(fā)送端通用接口芯片對接收的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼，將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片； C、發(fā)送端通用接口芯片從接收端通用接口芯片接收響應消息； D、發(fā)送端通用接口芯片根據(jù)收到的響應消息，對數(shù)據(jù)包進行相應的處理。
2.如權利要求1所述的實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，該方法還包括: E、接收端通用接口芯片接收從發(fā)送端通用接口芯片發(fā)送來的數(shù)據(jù)包； F、接收端通用接口芯片對接收的數(shù)據(jù)包解包并校驗，根據(jù)校驗結果發(fā)送相應的響應消息給發(fā)送端通用接口芯片。
3.如權利要求2所述的實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，所述步驟F包括: 接收端通用接口芯片對接收的數(shù)據(jù)包解包，及校驗接收的數(shù)據(jù)包是否正確； 接收端通用接口芯片在數(shù)據(jù)包校驗正確時，將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片； 接收端通用接口芯片在數(shù)據(jù)包校驗錯誤時，丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片。
4.如權利要求3所述的實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，所述步驟D包括: 發(fā)送端通用接口芯片在收到接收正確的響應消息時，釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包；及 在收到接收錯誤的響應消息時，重新發(fā)送對應的數(shù)據(jù)包。
5.如權利要求1所述的實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，所述步驟B包括: 發(fā)送端通用接口芯片根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列； 發(fā)送端通用接口芯片對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼； 發(fā)送端通用接口芯片將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片。
6.如權利要求5所述的實現(xiàn)高速數(shù)據(jù)傳輸?shù)姆椒?，其特征在于，所述仲裁策略包? 配置數(shù)據(jù)傳輸優(yōu)先級，優(yōu)先級高的先傳輸； 相同優(yōu)先級時，短數(shù)據(jù)先傳輸； 相同優(yōu)先級且數(shù)據(jù)長度相同時，則先到先傳輸 '及/或 相同優(yōu)先級、數(shù)據(jù)長度相同且到來的時間節(jié)點相同時，則優(yōu)先傳輸來自最久沒有進行數(shù)據(jù)傳輸?shù)臄?shù)據(jù)源的數(shù)據(jù)。
7.一種實現(xiàn)高速數(shù)據(jù)傳輸?shù)耐ㄓ媒涌谛酒?，其特征在于，所述通用接口芯片包括打包仲裁模塊及打包模塊，其中: 打包仲裁模塊，用于偵測并接收待發(fā)送的數(shù)據(jù)包； 打包模塊，用于對接收的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼，將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片，接收從接收端通用接口芯片發(fā)送來的響應消息，及根據(jù)收到的響應消息，對數(shù)據(jù)包進行相應的處理。
8.如權利要求7所述的通用接口芯片，其特征在于，所述通用接口芯片還包括包接收模塊及解包模塊，其中:包接收模塊，用于接收從發(fā)送端通用接口芯片發(fā)送來的數(shù)據(jù)包； 解包模塊，用于對接收的數(shù)據(jù)包解包并校驗，根據(jù)校驗結果發(fā)送相應的響應消息給發(fā)送端通用接口芯片。
9.如權利要求8所述的通用接口芯片，其特征在于，所述解包模塊用于: 對接收的數(shù)據(jù)包解包，及校驗接收的數(shù)據(jù)包是否正確； 在數(shù)據(jù)包校驗正確時，將校驗正確的數(shù)據(jù)包發(fā)送給對應的子系統(tǒng)，并返回一個接收正確的響應消息給發(fā)送端通用接口芯片； 在數(shù)據(jù)包校驗錯誤時，丟棄校驗錯誤的數(shù)據(jù)包，并返回一個接收錯誤的響應消息給發(fā)送端通用接口芯片。
10.如權利要求9所述的通用接口芯片，其特征在于，所述打包模塊用于: 在收到接收正確的響應消息時，釋放內部占用資源以繼續(xù)發(fā)送其他待發(fā)送的數(shù)據(jù)包；及 在收到接收錯誤的響應消息時，重新發(fā)送對應的數(shù)據(jù)包。
11.如權利要求7所述的通用接口芯片，其特征在于，所述打包模塊用于: 根據(jù)預設的仲裁策略為待發(fā)送的數(shù)據(jù)制定數(shù)據(jù)發(fā)送隊列； 對當前數(shù)據(jù)發(fā)送隊列中處于最優(yōu)先順位的數(shù)據(jù)包按照預設的位寬進行重新組包并加入校驗碼； 將重新組包的數(shù)據(jù)包發(fā)送給接收端通用接口芯片。
12.如權利要求11所述的通用接口芯片，其特征在于，所述仲裁策略包括: 配置數(shù)據(jù)傳輸優(yōu)先級，優(yōu)先級高的先傳輸； 相同優(yōu)先級時，短數(shù)據(jù)先傳輸； 相同優(yōu)先級且數(shù)據(jù)長度相同時，則先到先傳輸 '及/或 相同優(yōu)先級、數(shù)據(jù)長度相同且到來的時間節(jié)點相同時，則優(yōu)先傳輸來自最久沒有進行數(shù)據(jù)傳輸?shù)臄?shù)據(jù)源的數(shù)據(jù)。
【文檔編號】G06F13/42GK103838691SQ201210490534
【公開日】2014年6月4日 申請日期:2012年11月27日 優(yōu)先權日:2012年11月27日
【發(fā)明者】陳續(xù), 陳德煒, 馮立國, 徐洪波 申請人:中興通訊股份有限公司