專利名稱：基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體地，涉及一種數(shù)字集成電路工作頻率優(yōu)化方法。
背景技術(shù)：
集成電路自誕生起，經(jīng)歷了小規(guī)模集成(SSI)、中規(guī)模集成(MSI)、大規(guī)模集成(LSI)的發(fā)展階段，目前已進(jìn)入了超大規(guī)模集成(VLSI)和特大規(guī)模集成(ULSI)階段，集成規(guī)模從最初的單個(gè)硅片上有幾個(gè)晶體管發(fā)展到目前一個(gè)硅片上可集成幾千萬只甚至上億只晶體管。近幾十年來，集成電路技術(shù)一直按摩爾定律發(fā)展，即集成度每18個(gè)月翻一番。標(biāo)志集成電路工藝水平的特征線寬也從小規(guī)模集成電路的幾十微米發(fā)展到今天的深亞微米 量級(jí)。硅片的直徑尺寸也逐漸由2英寸、3英寸、4英寸、6英寸、8英寸發(fā)展到今天的12英寸。單一芯片集成的功能越來越多、規(guī)模越來越大、結(jié)構(gòu)越來越復(fù)雜，同時(shí)也對(duì)設(shè)計(jì)方法提出要求。先進(jìn)的設(shè)計(jì)方法，除了要兼顧時(shí)序、面積、功耗等重要參數(shù)，同時(shí)也要嚴(yán)格控制設(shè)計(jì)周期。圖I展示了現(xiàn)代ASIC設(shè)計(jì)的簡(jiǎn)易流程。IC設(shè)計(jì)依賴于電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation, EDA)的發(fā)展過程，有用時(shí)鐘偏差(Useful Skew)雖然沒有在自動(dòng)化流程中得到廣泛應(yīng)用，但其概念在很早以前就提出來了，并在全定制的設(shè)計(jì)中得到了很好的應(yīng)用，尤其是CPU的設(shè)計(jì)中，在基于標(biāo)準(zhǔn)單元的ASIC設(shè)計(jì)中運(yùn)用有用時(shí)鐘偏差則是近幾年才得到關(guān)注的。為了方便敘述，本文中性能特指芯片的最高工作頻率(frequency)。時(shí)鐘偏差規(guī)劃的目標(biāo)是找到每個(gè)時(shí)序單元最合理的時(shí)鐘傳播延時(shí)，以充分利用有用時(shí)鐘偏差達(dá)到優(yōu)化性能的目的。手動(dòng)調(diào)整時(shí)鐘偏差是很方便和直觀的，但是隨著設(shè)計(jì)復(fù)雜度越來越高，設(shè)計(jì)規(guī)模越來越大，手動(dòng)調(diào)整所起到的作用正在被削弱。在現(xiàn)階段的設(shè)計(jì)方法中，靠設(shè)計(jì)者發(fā)現(xiàn)和挖掘有用時(shí)鐘偏差的潛力都是在時(shí)序收斂階段進(jìn)行的，而且一般都只是針對(duì)個(gè)別時(shí)序最差的關(guān)鍵路徑。時(shí)鐘偏差規(guī)劃在理論上是一種有效的優(yōu)化方案，然而隨著研究和應(yīng)用的深入，這種方案的弊端也逐步顯現(xiàn)。這其中最主要的問題就在于時(shí)鐘偏差規(guī)劃過程會(huì)消耗大量時(shí)間。研究者注意到了這點(diǎn)，從時(shí)鐘偏差規(guī)劃的發(fā)展過程可以看出，在算法的時(shí)間復(fù)雜度方面研究者們投入了大量的努力去優(yōu)化。從1996年Fishburn首先提出的具有0 (n3)時(shí)間復(fù)雜度的線性規(guī)劃算法到2008年Wang等人提出的具有準(zhǔn)線性時(shí)間復(fù)雜度的類似參數(shù)化最短路徑的時(shí)鐘偏差規(guī)劃算法，時(shí)鐘偏差規(guī)劃算法的時(shí)間復(fù)雜度已經(jīng)被大大降低。然而時(shí)鐘偏差規(guī)劃本身消耗的時(shí)間是一方面，更重要的時(shí)鐘偏差規(guī)劃算法會(huì)導(dǎo)致流程的迭代，從而大大延長(zhǎng)整體的設(shè)計(jì)周期。而以往的研究卻并沒有考慮此方面。包括時(shí)鐘偏差規(guī)劃的物理設(shè)計(jì)流程(含迭代)如圖2。時(shí)鐘偏差規(guī)劃算法通過調(diào)整時(shí)鐘到達(dá)時(shí)間，借用前后級(jí)路徑的裕量來彌補(bǔ)當(dāng)前路徑的違規(guī)。當(dāng)關(guān)鍵路徑構(gòu)成一個(gè)回路(本文稱關(guān)鍵回路)時(shí)，算法無法收斂。傳統(tǒng)時(shí)鐘偏差規(guī)劃算法采用兩種策略來應(yīng)對(duì)此情況a)算法中止，跳回EDA流程。利用邏輯或物理優(yōu)化將關(guān)鍵回路中的關(guān)鍵路徑優(yōu)化成非關(guān)鍵路徑，算法即可繼續(xù)運(yùn)行。b)將關(guān)鍵回路中各路徑的裕量平均化，再跳回到EDA流程。通常規(guī)模稍大的電路中，關(guān)鍵回路的數(shù)量巨大。以MCU IP ARM1136J-FS為例，在最關(guān)鍵的50ps區(qū)間內(nèi)，關(guān)鍵回路數(shù)量可達(dá)數(shù)千個(gè)。因此傳統(tǒng)時(shí)鐘偏差算法在優(yōu)化性能時(shí)，不可避免頻繁跳出，造成流程大量迭代
發(fā)明內(nèi)容

本發(fā)明的目的在于，為了解決現(xiàn)有技術(shù)中存在的上述問題，通過在時(shí)鐘偏差規(guī)劃算法中引入預(yù)估路徑優(yōu)化潛力的功能，使算法發(fā)現(xiàn)回路后不必跳出，大大提高算法一次運(yùn)行的優(yōu)化效果，同時(shí)大大減少路程迭代次數(shù)。為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下本發(fā)明的步驟包括1)創(chuàng)建路徑優(yōu)化潛力查找函數(shù)；2)可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法；3)關(guān)鍵路徑重排布。三部分構(gòu)成整體優(yōu)化方案，可以作為點(diǎn)工具集成到通用電子設(shè)計(jì)自動(dòng)化EDA流程中，如圖3所示。所述步驟I)中，路徑優(yōu)化潛力查找函數(shù)的創(chuàng)建針對(duì)不同的工藝節(jié)點(diǎn)只用進(jìn)行一次。對(duì)于特定的工藝節(jié)點(diǎn)，統(tǒng)計(jì)出寄存器物理位置和其間路徑優(yōu)化潛力的關(guān)系。以TSMC65nm LP工藝平臺(tái)為例，表I為統(tǒng)計(jì)后的路徑優(yōu)化潛力查找表，圖4為表I對(duì)應(yīng)的查找函數(shù)。路徑優(yōu)化潛力查找函數(shù)，建立了路徑物理信息和優(yōu)化潛力之間的保守關(guān)系，算法可以通過路徑的物理信息得到其優(yōu)化潛力的保守值。表I :TSMC 65nm LP工藝下的路徑優(yōu)化潛力查找函數(shù)
權(quán)利要求
1.一種基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法，其特征是包括步驟1)創(chuàng)建路徑優(yōu)化潛力查找函數(shù)；2)可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法；3)關(guān)鍵路徑重排布；這三個(gè)步驟構(gòu)成的整體優(yōu)化方案，作為點(diǎn)工具集成到通用電子設(shè)計(jì)自動(dòng)化EDA流程中； 所述步驟I)中，路徑優(yōu)化潛力查找函數(shù)記錄了特定工藝下路徑長(zhǎng)度和路徑優(yōu)化潛力之間的保守關(guān)系，本路徑優(yōu)化潛力查找函數(shù)是由統(tǒng)計(jì)獲得； 所述步驟2)中，可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法，是通過預(yù)支路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)算法優(yōu)化設(shè)計(jì)的工作頻率；可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法包括回路分解算法和時(shí)鐘偏差規(guī)劃算法； 2.I)所述回路分解算法通過關(guān)鍵路徑查找函數(shù)查找關(guān)鍵路徑的優(yōu)化潛力，并通過預(yù)支潛力將關(guān)鍵路徑轉(zhuǎn)變?yōu)榉顷P(guān)鍵路徑，將關(guān)鍵路徑圖中的回路分解，得到的關(guān)鍵路徑圖表現(xiàn)為樹狀圖； 2. 2)所述時(shí)鐘偏差規(guī)劃算法讀入所述樹狀圖，通過時(shí)鐘偏差規(guī)劃算法的策略將關(guān)鍵路徑轉(zhuǎn)變?yōu)榉顷P(guān)鍵路徑，得到關(guān)鍵路徑重排布； 所述步驟3)的關(guān)鍵路徑重排布，是讀入步驟2. 2)輸出的待優(yōu)化關(guān)鍵路徑，采用結(jié)構(gòu)化布局方案對(duì)物理設(shè)計(jì)進(jìn)行重構(gòu)，加強(qiáng)被預(yù)支優(yōu)化潛力路徑的物理約束，從而充分釋放這部分路徑的優(yōu)化潛力。
2.根據(jù)權(quán)利要求I所述的基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法，其特征是 所述步驟I)中，路徑優(yōu)化潛力查找函數(shù)的創(chuàng)建是針對(duì)不同的工藝節(jié)點(diǎn)只用進(jìn)行一次；對(duì)于相應(yīng)的工藝節(jié)點(diǎn)，統(tǒng)計(jì)出寄存器物理位置和其間路徑優(yōu)化潛力的關(guān)系，路徑優(yōu)化潛力查找函數(shù)，建立了路徑物理信息和優(yōu)化潛力之間的保守關(guān)系，算法可以通過路徑的物理信息得到其優(yōu)化潛力的保守值； 所述步驟I)中，在電路的布局階段之后，選取某一違規(guī)的時(shí)序路徑，首先計(jì)算出它的曼哈頓距離，將它進(jìn)行歸組后的重布局，再檢測(cè)這條路徑的延時(shí)；對(duì)比曼哈頓距離，記錄曼哈頓距離和歸組優(yōu)化力度之間的關(guān)系； 為了統(tǒng)計(jì)的保守性，對(duì)于曼哈頓距離接近的多組路徑，選擇裕量改善最小的一組進(jìn)行采樣統(tǒng)計(jì)，得到路徑優(yōu)化潛力查找函數(shù)曲線，為了保守統(tǒng)計(jì)，函數(shù)曲線出現(xiàn)在采樣點(diǎn)下方。
3.根據(jù)權(quán)利要求2所述的基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法，其特征是所述步驟2)中，可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法步驟包括 a)輸入記錄關(guān)鍵路徑信息的矩陣即關(guān)鍵矩陣和寄存器物理的位置信息； b)對(duì)關(guān)鍵矩陣進(jìn)行矩陣簡(jiǎn)化、離散化； c)以當(dāng)前優(yōu)化目標(biāo)為閥值，將步驟b)得到的離散化的關(guān)鍵矩陣轉(zhuǎn)變?yōu)猷徑泳仃嚕? d)在步驟c)的基礎(chǔ)上進(jìn)行回路分解 通過潛力查找函數(shù)查得關(guān)鍵回路中路徑的優(yōu)化潛力；通過回路分解算法將關(guān)鍵回路分解；回路分解之后電路中的關(guān)鍵路徑呈樹狀結(jié)構(gòu)，不存在關(guān)鍵回路；對(duì)于樹狀結(jié)構(gòu)的關(guān)鍵路徑，在時(shí)鐘偏差規(guī)劃算法中借用前后級(jí)的裕量將其轉(zhuǎn)變成非關(guān)鍵路徑，輸出寄存器時(shí)鐘延時(shí)和待優(yōu)化關(guān)鍵路徑。
4.根據(jù)權(quán)利要求I所述的基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法，其特征是所述步驟3)中，關(guān)鍵路徑重排布的操作對(duì)象是從時(shí)鐘偏差規(guī)劃算法生成的待優(yōu)化關(guān)鍵路徑；首先從這些路徑提取出寄存器對(duì)，把寄存器按照出現(xiàn)次數(shù)排列，出現(xiàn)次數(shù)最多的寄存器定義為基準(zhǔn)寄存器；在重排布時(shí)，基準(zhǔn)寄存器位置不變；待重排寄存器是指和基準(zhǔn)寄存器存在路徑關(guān)系的寄存器集合。
5.根據(jù)權(quán)利要求4所述的基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法，其特征是對(duì)寄存器重排布遵守以下法則 根據(jù)關(guān)鍵程度的不同決定待重排寄存器與基準(zhǔn)寄存器之間的距離，具體是，將待重排寄存器按照與基準(zhǔn)寄存器關(guān)鍵程度的不同分為若干等級(jí)；把基準(zhǔn)寄存器四周的等曼哈頓距離環(huán)即等距環(huán)也分為若干層，設(shè)層與層之間的曼哈頓距離，等距環(huán)的形狀為菱形；每一層等距環(huán)對(duì)應(yīng)關(guān)鍵程度相近的一部分待重排寄存器；越關(guān)鍵的路徑，對(duì)應(yīng)的等距環(huán)和基準(zhǔn)寄存器之間的曼哈頓距離也越??；如果一個(gè)待重排寄存器之前已經(jīng)被規(guī)劃到某個(gè)等距環(huán)中，那么對(duì)應(yīng)新的基準(zhǔn)寄存器重排列時(shí)，不能超出原來等距環(huán)的范圍；若不能超出原來等距環(huán)的范圍，則取兩個(gè)等距環(huán)的中心連線中點(diǎn)。
全文摘要
本發(fā)明公開了一種基于時(shí)鐘偏差規(guī)劃算法的數(shù)字電路工作頻率優(yōu)化方法。所述優(yōu)化方案包括路徑優(yōu)化潛力查找函數(shù)創(chuàng)建、可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法和關(guān)鍵路徑重布局三個(gè)步驟。通過路徑優(yōu)化潛力查找函數(shù)可查找寄存器位置和其間路徑優(yōu)化潛力之間的關(guān)系；可預(yù)估路徑優(yōu)化潛力的時(shí)鐘偏差規(guī)劃算法在進(jìn)行時(shí)鐘偏差規(guī)劃的同時(shí)通過路徑優(yōu)化潛力查找函數(shù)預(yù)支路徑的優(yōu)化潛力；關(guān)鍵路徑重布局將被預(yù)支的優(yōu)化潛力在物理設(shè)計(jì)中實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明1)相比于只是用EDA流程的通用設(shè)計(jì)方案，本發(fā)明的優(yōu)化方案可將設(shè)計(jì)性能提高8.8％-38.5％；2)方案迭代一次的時(shí)間與綜合一次時(shí)間近似，迭代次數(shù)控制在3-4次，不會(huì)給芯片設(shè)計(jì)周期帶來過大的負(fù)擔(dān)。
文檔編號(hào)G06F17/50GK102682158SQ20121011006
公開日2012年9月19日 申請(qǐng)日期2012年4月16日 優(yōu)先權(quán)日2012年4月16日
發(fā)明者黃凱 申請(qǐng)人:東南大學(xué)