專利名稱：中央運算處理裝置以及微型計算機的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種中央運算處理裝置以及微型計算機，特別是涉及一種內(nèi)置了讀入由包含指令信息和為了執(zhí)行該指令信息所需的補充信息的多個指令構(gòu)成的程序數(shù)據(jù)并執(zhí)行的控制電路的中央運算處理裝置以及具備該中央運算處理裝置的微型計算機。
背景技術(shù)：
以往，作為上述微型計算機(以下μ COM)，例如已知圖4所示的微型計算機。圖4表示一般的8位微型計算機的結(jié)構(gòu)內(nèi)容。如該圖所示，yCOM I具備外部存儲器2，保存程序數(shù)據(jù)；以及中央運算處理裝置(以下CPU) 3，依次讀入構(gòu)成程序數(shù)據(jù)的多個指令并執(zhí)行。這些外部存儲器2和CPU 3經(jīng)由地址總線Ba、數(shù)據(jù)總線Bd以及控制信號線LI相互連接。
上述程序數(shù)據(jù)由多個指令構(gòu)成。作為該指令，如圖5所示，有僅由指令信息構(gòu)成的I字節(jié)指令、由指令信息和為了執(zhí)行該指令信息所需的一個操作數(shù)(=補充信息)構(gòu)成的2字節(jié)指令、由指令信息和為了執(zhí)行該指令信息所需的兩個操作數(shù)構(gòu)成的3字節(jié)指令等。這些指令信息和操作數(shù)分別是8位數(shù)據(jù)。如圖4所示，上述外部存儲器2中設(shè)置有多個從0000H號地址(日文番地)到FFFFH號地址為止的地址(address)被依次分配的8位的數(shù)據(jù)區(qū)域，在一個數(shù)據(jù)區(qū)域中分別保存有一個指令信息或一個操作數(shù)。上述I字節(jié)指令是從CPU 3的A寄存器33a向B寄存器33b復(fù)制數(shù)據(jù)等的能夠通過一次(指令信息)的讀出來執(zhí)行的指令。上述2字節(jié)指令是將操作數(shù)的數(shù)據(jù)與CPU 3內(nèi)的寄存器所保存的數(shù)據(jù)相加等的能夠通過兩次(指令信息和操作數(shù))的讀出來執(zhí)行的指令。上述3字節(jié)指令是從由兩個操作數(shù)指定的外部存儲器2內(nèi)的地址讀取數(shù)據(jù)等的能夠通過三次(指令信息、操作數(shù)、操作數(shù))的讀出來執(zhí)行的指令。上述CPU 3具備進(jìn)行指令的解析、與指令相應(yīng)的運算等的控制電路31、IR寄存器32、寄存器組33、第一 LATCHI寄存器34、第二 LATCHI寄存器35、地址鎖存器36以及程序計數(shù)器(以下PC)寄存器37，它們通過內(nèi)部總線Bin進(jìn)行連接。上述控制電路31管理CPU 3整體的控制，進(jìn)行指令信息的解析、指令的執(zhí)行等。上述IR寄存器32是保存上述指令信息的寄存器。上述寄存器組33由A寄存器33a、B寄存器33b、C寄存器33c、D寄存器33d、E寄存器33e、F寄存器33f、H寄存器33h、L寄存器331構(gòu)成，是用于暫時存儲控制電路31中的運算中途的數(shù)據(jù)等的寄存器。它們被稱為通用寄存器。上述第一 LATCHI寄存器34是保存操作數(shù)所表示的地址的高8位的寄存器，第二LATCHI寄存器35是保存操作數(shù)所表示的地址的低8位的寄存器。地址鎖存器36是用于指定輸出到地址總線Ba的16位的外部存儲器2的地址的寄存器。PC寄存器37是16位寄存器，該寄存器的內(nèi)容輸出到地址鎖存器36而經(jīng)由地址總線Ba輸出到外部存儲器2。保存在該PC寄存器37中的地址在CPU3每讀入一次指令信息、操作數(shù)時增加I。也就是說，CPU 3 —個號地址一個號地址地依次讀入指令信息、操作數(shù)。當(dāng)CPU 3被復(fù)位時，PC寄存器37被復(fù)位為O，因此CPU 3必定從外部存儲器2的OOOOH號地址開始進(jìn)行讀入。接著，參照圖6 圖9說明如圖4所示那樣在外部存儲器2的0000H號地址至0002H號地址中保存有3字節(jié)指令的情況下的CPU 3的動作。首先，與電源接通相應(yīng)地CPU3啟動并執(zhí)行初始化處理。在該初始化處理中，CPU 3內(nèi)的控制電路31將PC寄存器37復(fù)位為0000H號地址。接著，如圖6所示，控制電路31將保存在PC寄存器37中的地址(0000H號地址)輸出到地址鎖存器36。由此，經(jīng)由地址總線Ba對外部存儲器2輸出0000H號地址的地址。接著，控制電路31經(jīng)由控制信號線LI輸出讀信號。外部存儲器2當(dāng)被輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的0000H號地址中的數(shù)據(jù)。0000H號地址中保存有指令信息，因此經(jīng)由數(shù)據(jù)總線Bd對CPU 3輸出指令信息。CPU 3內(nèi)的控制電路31將從數(shù)據(jù)總線Bd輸出的指令信息保存到IR寄存器32 中。之后，控制電路31如圖7所示那樣將PC寄存器37增加I來設(shè)為0001H。另外，控制電路31解讀保存在IR寄存器32中的指令信息，判斷為指令信息是從由兩個操作數(shù)指定的外部存儲器2內(nèi)的地址讀入數(shù)據(jù)并保存到A寄存器33a中的指令。此外，指令有幾百種以上，在此示出其中一個例子。接著，控制電路31將保存在PC寄存器37中的地址(0001H號地址)輸出到地址鎖存器36。由此，經(jīng)由地址總線Ba對外部存儲器2輸出0001H號地址的地址。接著，控制電路31經(jīng)由控制信號線LI輸出讀信號。外部存儲器2當(dāng)被輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的0001H號地址中的數(shù)據(jù)。0001H號地址中保存有操作數(shù)，因此經(jīng)由數(shù)據(jù)總線Bd對CPU 3輸出操作數(shù)?？刂齐娐?1將從數(shù)據(jù)總線Bd輸出的操作數(shù)所表示的地址的低位保存到第二LATCHI寄存器35中。之后，控制電路31如圖8所示那樣將PC寄存器37增加I來設(shè)為0002H。接著，控制電路31將保存在PC寄存器37中的地址(0002H號地址)輸出到地址鎖存器36。由此，經(jīng)由地址總線Ba對外部存儲器2輸出0002H號地址的地址。接著，控制電路31經(jīng)由控制信號線LI輸出讀信號。外部存儲器2當(dāng)被輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的0002H號地址中的數(shù)據(jù)。0002H號地址中保存有操作數(shù)，因此經(jīng)由數(shù)據(jù)總線Bd對CPU 3輸出操作數(shù)。CPU 3內(nèi)的控制電路31將從數(shù)據(jù)總線Bd輸出的操作數(shù)所表示的地址的高位保存到第一 LATCHI寄存器34中。之后，控制電路31如圖9所示那樣將PC寄存器37增加I來設(shè)為0003H。接著，控制電路31將保存在第一 LATCHI寄存器34和第二 LATCHI寄存器35中的地址輸出到地址鎖存器36。由此，經(jīng)由地址總線Ba對外部存儲器2輸出由兩個操作數(shù)指定的地址。接著，控制電路31經(jīng)由控制信號線LI輸出讀信號。外部存儲器2當(dāng)被輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的號地址中的數(shù)據(jù)。CPU 3內(nèi)的控制電路31將從數(shù)據(jù)總線Bd輸出的數(shù)據(jù)保存到A寄存器33a中，來結(jié)束一個指令的動作。之后，控制電路31將保存在PC寄存器37中的地址(0003H號地址)輸出到地址鎖存器36并將下一指令讀入到IR寄存器32中解讀并執(zhí)行，重復(fù)這些操作。
上述CPU 3不能直接讀取保存在外部存儲器2中的指令信息、操作數(shù)，需要將保存在外部存儲器2中的指令信息、操作數(shù)暫時保存在能夠直接讀取的內(nèi)部的寄存器32、33a 331、34、35中。因此，上述μ COMl內(nèi)的CPU 3存在如下問題關(guān)于將從地址總線Ba的地址的輸出、從控制信號線LI的讀信號的輸出、來自數(shù)據(jù)總線Bd的指令信息或者操作數(shù)暫時保存到寄存器32、33a 331、34、35中并讀取的指令讀出動作，在I字節(jié)指令下必須執(zhí)行一次，在2字節(jié)指令下必須執(zhí)行兩次，在3字節(jié)指令下必須執(zhí)行三次，指令的讀出中需要大量時間。另外，上述CPU 3針對上述外部存儲器2的數(shù)據(jù)的讀出·寫入，按如下方式執(zhí)行。即，從外部存儲器2的數(shù)據(jù)的讀出是如上所述那樣從地址總線Ba輸出CPU 3想要讀出的地址之后輸出讀信號。外部存儲器2當(dāng)輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的地址中的數(shù)據(jù)。另一方面，向外部存儲器2的數(shù)據(jù)的寫入是從地址總線Ba輸出CPU3想要寫入的地址并且從數(shù)據(jù)總線Bd輸出想要寫入的數(shù)據(jù)，之后輸出寫信號。外部存儲器 2當(dāng)輸入寫信號時，將從數(shù)據(jù)總線Bd輸入的數(shù)據(jù)保存到從地址總線Ba輸入的地址中。然而，上述μΟ)Μ I是使用一個數(shù)據(jù)總線Bd來進(jìn)行讀出數(shù)據(jù)的輸出、寫入數(shù)據(jù)的輸出，因此不能同時進(jìn)行讀出和寫入。另外，需要從CPU 3對外部存儲器2輸出讀信號和寫信號，因此在外部存儲器2中讀入這些信號之后進(jìn)行讀出、寫入，因此存在讀出、寫入中需要大量時間的問題。

發(fā)明內(nèi)容
發(fā)明要解決的問題因此，本發(fā)明的課題在于提供一種實現(xiàn)了處理速度的高速化的中央運算處理裝置以及微型計算機。用于解決問題的手段用于解決上述課題的第一方面的發(fā)明是一種內(nèi)置了控制電路的中央運算處理裝置，該控制電路從內(nèi)部存儲器讀入由包含指令信息和為了執(zhí)行該指令信息所需的補充信息的多個指令構(gòu)成的程序數(shù)據(jù)并執(zhí)行，該中央運算處理裝置的特征在于，上述內(nèi)部存儲器是由上述控制電路直接讀取的存儲器，設(shè)置有多個被分配了地址的一定容量的數(shù)據(jù)區(qū)域，在上述一個數(shù)據(jù)區(qū)域中保存有上述一個指令，上述各指令信息在上述數(shù)據(jù)區(qū)域中被保存在從開頭起相互相同的位置的字段中，在啟動前在上述內(nèi)部存儲器中已經(jīng)預(yù)先保存有可變長指令形式的程序數(shù)據(jù)，并使該可變長指令形式的程序數(shù)據(jù)與上述內(nèi)部存儲器的保存形式一致。第二方面(圖3)的發(fā)明是一種微型計算機，具備第一方面的發(fā)明的中央運算處理裝置以及經(jīng)由地址總線和數(shù)據(jù)總線連接在上述中央運算處理裝置的外部存儲器，該微型計算機的特征在于，上述地址總線由讀出用地址總線和寫入用地址總線構(gòu)成，上述數(shù)據(jù)總線由讀出用數(shù)據(jù)總線和寫入用數(shù)據(jù)總線構(gòu)成，上述中央運算處理裝置被設(shè)置成在讀出上述外部存儲器內(nèi)的數(shù)據(jù)時，從上述讀出用地址總線輸出想要讀出的數(shù)據(jù)的地址，而在將數(shù)據(jù)寫入上述外部存儲器內(nèi)時，從上述寫入用地址總線輸出想要寫入該數(shù)據(jù)的地址，并且從上述寫入用數(shù)據(jù)總線輸出上述數(shù)據(jù)，上述外部存儲器被設(shè)置成當(dāng)從上述讀出用地址總線輸入地址時，將保存在所輸入的該地址中的數(shù)據(jù)輸出到上述讀出用數(shù)據(jù)總線，而當(dāng)從上述寫入用地址總線輸入地址時，在所輸入的該地址中寫入從上述寫入用數(shù)據(jù)總線輸入的數(shù)據(jù)。發(fā)明的效果如以上說明，根據(jù)第一方面的發(fā)明，在控制電路能夠直接讀取的內(nèi)部存儲器中保存程序數(shù)據(jù)。在內(nèi)部存儲器中設(shè)置有多個被分配了地址的一定容量的數(shù)據(jù)區(qū)域，在一個數(shù)據(jù)區(qū)域中保存一個指令。各指令信息在數(shù)據(jù)區(qū)域中被保存在從開頭起的相互相同的位置的字段中，因此能夠?qū)⒍鄠€數(shù)據(jù)區(qū)域的從開頭起的相同的位置的字段依次用作IR寄存器，因此不需要設(shè)置IR寄存器，不將指令信息移動到IR寄存器也能夠進(jìn)行指令信息的解析。即，在讀出指令時不需要將保存在外部存儲器中的指令信息、補充信息移動到控制電路能夠直接讀取的IR寄存器，而能夠?qū)崿F(xiàn)處理速度的高速化。另外，能夠每對程序計數(shù)器進(jìn)行一次加法時執(zhí)行一個指令，能夠更進(jìn)一步實現(xiàn)處理速度的高速化。根據(jù)第二方面的發(fā)明，地址總線由讀出用地址總線和寫入用地址總線構(gòu)成，數(shù)據(jù)總線由讀出用數(shù)據(jù)總線和寫入用數(shù)據(jù)總線構(gòu)成，因此能夠同時進(jìn)行向外部存儲器的讀出及寫入。并且，也不需要從CPU輸出讀信號和寫信號，因此能夠更進(jìn)一步實現(xiàn)處理速度的高速 化。


圖I是表示嵌入了第一實施方式中的本發(fā)明的CPU的μ COM的框圖。圖2是用于說明圖I所示的μ COM的動作的說明圖。圖3是表示第二實施方式中的本發(fā)明的μ COM的框圖。圖4是表示以往的μ COM的一個例子的框圖。圖5是表示圖4所示的CPU所執(zhí)行的指令的結(jié)構(gòu)的說明圖。圖6是用于說明圖4所示的μ COM的動作的說明圖。圖7是用于說明圖4所示的μ COM的動作的說明圖。圖8是用于說明圖4所示的μ COM的動作的說明圖。圖9是用于說明圖4所示的μ COM的動作的說明圖。(附圖標(biāo)記說明)I : μ C0M(微型計算機)；2 :外部存儲器；3 CPU(中央運算處理裝置)；31 CPU ；Bae :讀出用地址總線；Baw :寫入用地址總線；Bdk :讀出用數(shù)據(jù)總線；Bdw :寫入用數(shù)據(jù)總線
具體實施例方式第一實施方式下面，根據(jù)圖I說明第一實施方式中的本發(fā)明的中央運算處理裝置(以下CPU)以及微型計算機(以下μ COM)。如該圖所示，μ COM I具備外部存儲器2以及依次讀入構(gòu)成程序數(shù)據(jù)的多個指令并執(zhí)行的CPU 3。這些外部存儲器2和CPU 3經(jīng)由地址總線Ba、數(shù)據(jù)總線Bd以及控制信號線LI相互連接。外部存儲器2中設(shè)置有多個從Α000Η號地址到FFFFH號地址為止的地址被依次分配的8位的數(shù)據(jù)區(qū)域。上述程序數(shù)據(jù)由多個指令構(gòu)成，保存在內(nèi)置于CPU 3的作為內(nèi)部存儲器的后述的程序數(shù)據(jù)區(qū)38內(nèi)。作為該指令，有僅由指令信息構(gòu)成的I字節(jié)指令、由指令信息和為了執(zhí)行該指令信息所需的一個操作數(shù)(=補充信息)構(gòu)成的2字節(jié)指令、由指令信息和為了執(zhí)行該指令信息所需的兩個操作數(shù)構(gòu)成的3字節(jié)指令。這些指令信息和操作數(shù)分別是8位數(shù)據(jù)。CPU 3具備進(jìn)行指令的解析、與指令相應(yīng)的運算等的控制電路31、程序數(shù)據(jù)區(qū)38、寄存器組33、地址鎖存器36、程序計數(shù)器(以下PC)寄存器37以及解碼器39，它們通過內(nèi)部總線Bin進(jìn)行連接。上述控制電路31管理CPU 3整體的控制，進(jìn)行指令信息的解析、指令的執(zhí)行等。上述程序數(shù)據(jù)區(qū)38中設(shè)置有多個從0000H號地址到XXXXH號地址為止的地址被依次分配的24位的數(shù)據(jù)區(qū)域，在一個數(shù)據(jù)區(qū)域中分別保存有一個指令。在上述一個數(shù)據(jù)區(qū)域的開頭保存有指令信息。即，各指令信息在數(shù)據(jù)區(qū)域中被保存在從開頭起的相互相同的位置的字段中。因而，I字節(jié)指令僅在數(shù)據(jù)區(qū)域的開頭的8位 中保存指令信息，后16位為空。2字節(jié)指令在數(shù)據(jù)區(qū)域的開頭的8位中保存指令信息，在接著的8位中保存操作數(shù)，剩下的8位為空。3字節(jié)指令在數(shù)據(jù)區(qū)域的開頭的8位中保存指令信息，在接著的8位中保存操作數(shù)，在剩下的8位中也保存操作數(shù)。該程序數(shù)據(jù)區(qū)38是能夠由控制電路31直接讀取的內(nèi)部存儲器。上述寄存器組33由A寄存器33a、B寄存器33b、C寄存器33c、D寄存器33d、E寄存器33e、F寄存器33f、H寄存器33h、L寄存器331構(gòu)成，是用于暫時存儲控制電路31中的運算中途的數(shù)據(jù)等的8位寄存器。它們被稱為通用寄存器。上述地址鎖存器36是用于指定輸出到地址總線Ba的16位的外部存儲器2的地址的寄存器。上述PC寄存器37是16位寄存器，控制電路31從程序數(shù)據(jù)區(qū)38讀出保存在該寄存器所表示的地址中的指令并執(zhí)行?？刂齐娐?1每讀出一次指令，保存在該PC寄存器37中的地址就增加I。也就是說，CPU 3—個號地址一個號地址地依次讀入指令。當(dāng)CPU3被復(fù)位時，PC寄存器37被復(fù)位為0，因此CPU 3必定從000H號地址開始進(jìn)行讀入。解碼器39將保存在由PC寄存器37指定的程序數(shù)據(jù)區(qū)38的地址中的開頭8位(指令信息)輸出到與控制電路31連接的內(nèi)部總線Bin。接著，參照圖2說明如圖I所示那樣在CPU 3的程序數(shù)據(jù)區(qū)38的0000H號地址中保存3字節(jié)指令的情況下的CPU 3的動作。首先，與電源接通相應(yīng)地CPU 3啟動并執(zhí)行初始化處理。在該初始化處理中，CPU3內(nèi)的控制電路31將PC寄存器37復(fù)位為0000H號地址。解碼器39將保存在由PC寄存器37指定的程序數(shù)據(jù)區(qū)38的地址(000H號地址)中的開頭8位(指令信息)輸出到與控制電路31連接的內(nèi)部總線Bin。接著，如圖2所示，控制電路31解讀保存在從上述內(nèi)部總線Bin輸出的地址(0000H號地址)的開頭8位中的指令信息，判斷為指令信息是從由兩個操作數(shù)指定的外部存儲器2內(nèi)的地址讀入數(shù)據(jù)并保存到A寄存器33a中的指令。接著，控制電路31將保存在0000H號地址的剩余16位中的兩個操作數(shù)輸出到地址鎖存器36。由此，經(jīng)由地址總線^對外部存儲器2輸出由兩個操作數(shù)指定的地址。接著，控制電路31經(jīng)由控制信號線LI輸出讀信號。外部存儲器2當(dāng)被輸入讀信號時，從數(shù)據(jù)總線Bd輸出保存在從地址總線Ba輸入的號地址中的數(shù)據(jù)。CPU 3內(nèi)的控制電路31將從數(shù)據(jù)總線Bd輸出的數(shù)據(jù)保存到A寄存器33a中，來結(jié)束一個指令的動作。之后，控制電路31將PC寄存器37增加I來設(shè)為0001H。接著，控制電路31解讀保存在程序數(shù)據(jù)區(qū)38所保存的地址(0001H號地址)的開頭8位中的指令信息，以下重復(fù)該動作。根據(jù)上述CPU 3，在控制電路31能夠直接讀取的作為該CPU 3的內(nèi)部存儲器的程序數(shù)據(jù)區(qū)38中保存有程序數(shù)據(jù)。程序數(shù)據(jù)區(qū)38中設(shè)置有多個被分配了地址的一定容量的數(shù)據(jù)區(qū)域，在一個數(shù)據(jù)區(qū)域中保存一個指令。各指令信息在數(shù)據(jù)區(qū)域中被保存在開頭，因此能夠?qū)⒍鄠€數(shù)據(jù)區(qū)域的開頭依次用作IR寄存器，因此不需要設(shè)置IR寄存器，不將指令信息移動到IR寄存器也能夠進(jìn)行指令信息的解析。即，在讀出指令時不需要將保存在外部存儲器中的指令信息、補充信息移動到控制電路能夠直接讀取的內(nèi)部寄存器，能夠?qū)崿F(xiàn)處理速度的高速化。另外，能夠在程序計數(shù)器每進(jìn)行一次加法時執(zhí)行一個指令，能夠更進(jìn)一步實現(xiàn)處理速度的高速化。此外，在上述第一實施方式中，程序數(shù)據(jù)區(qū)38由各24位的多個數(shù)據(jù)區(qū)域構(gòu)成，并在各數(shù)據(jù)區(qū)域中保存有一個指令，但是本發(fā)明并不限于此。例如程序數(shù)據(jù)區(qū)38也可以由各 8位的多個數(shù)據(jù)區(qū)域構(gòu)成，并在各地址中保存一個指令信息或操作數(shù)。另外，在上述第一實施方式中，在數(shù)據(jù)區(qū)域的開頭保存有指令信息，但是本發(fā)明并不限于此。各指令信息只要保存在數(shù)據(jù)區(qū)域中從開頭起相互相同的位置的字段中即可，例如既可以保存在數(shù)據(jù)區(qū)域的后8位，也可以從數(shù)據(jù)區(qū)域的開頭起空出8位來保存。第二實施方式接著，下面參照圖3說明本發(fā)明的第二實施方式。在圖3中，對與關(guān)于圖I進(jìn)行上述說明的第一實施方式等同的部分附加相同符號并省略其詳細(xì)說明。如該圖所示，μ COM I具備外部存儲器2和CPU 3。這些外部存儲器2和CPU 3經(jīng)由讀出用地址總線Bak、寫入用地址總線Baw、讀出用數(shù)據(jù)總線Bdk、寫入用數(shù)據(jù)總線Bdw相互連接。與第一實施方式同樣地，外部存儲器2中設(shè)置有多個從Α000Η號地址到FFFFH號地址為止的地址被依次分配的8位的數(shù)據(jù)區(qū)域。另外，在外部存儲器2中，設(shè)置有讀出用的地址解碼器電路21以及寫入用的地址解碼器電路22。對該讀出用的地址解碼器電路21輸入從讀出用地址總線Bak輸出的地址。另外，對寫入用的地址解碼器電路22輸入從寫入用地址總線Baw輸出的地址。讀出用地址解碼器電路21是將從讀出用地址總線Bak輸入的地址的數(shù)據(jù)區(qū)域連接到讀出用數(shù)據(jù)總線Bdk來將保存在該數(shù)據(jù)區(qū)域中的數(shù)據(jù)經(jīng)由讀出用數(shù)據(jù)總線Bdk輸出到CPU3的電路。寫入用地址解碼器電路22是將從寫入用地址總線Baw輸入的地址的數(shù)據(jù)區(qū)域連接到寫入用數(shù)據(jù)總線Bkw來將從寫入用數(shù)據(jù)總線Bkw輸出的數(shù)據(jù)寫入到該數(shù)據(jù)區(qū)域的電路。此外，作為上述CPU 3具有與第一實施方式相同的結(jié)構(gòu)，因此在此省略詳細(xì)的說明。接著，下面說明上述的yCOM I的讀出、寫入動作。首先，當(dāng)產(chǎn)生了想要讀出的數(shù)據(jù)時，CPU 3從讀出用地址總線Bak輸出想要讀出的數(shù)據(jù)的地址。與此相應(yīng)地，外部存儲器2從讀出用數(shù)據(jù)總線Bdk輸出由讀出用地址總線Bak指定的地址的數(shù)據(jù)。CPU 3讀入從讀出用數(shù)據(jù)總線Bdk輸出的數(shù)據(jù)。另一方面，當(dāng)產(chǎn)生了想要寫入的數(shù)據(jù)時，CPU 3從寫入用數(shù)據(jù)總線Bdw輸出想要寫入的數(shù)據(jù)。之后，CPU 3從寫入用地址總線Baw將想要寫入的數(shù)據(jù)的地址作為單觸發(fā)脈沖(one-shot pulse)輸出。寫入用的地址解碼器電路22與該單觸發(fā)脈沖相應(yīng)地將從寫入用數(shù)據(jù)總線Bdw輸出的數(shù)據(jù)寫入到由寫入用地址總線Baw指定的地址中。
根據(jù)上述的第二實施方式，地址總線由讀出用地址總線Bak和寫入用地址總線Baw構(gòu)成，數(shù)據(jù)總線由讀出用數(shù)據(jù)總線Bdk和寫入用數(shù)據(jù)總線Bdw構(gòu)成。而且，CPU 3被設(shè)置成在讀出外部存儲器2內(nèi)的數(shù)據(jù)時，從讀出用地址總線Bak輸出想要讀出的數(shù)據(jù)的地址，而在將數(shù)據(jù)寫入外部存儲器2內(nèi)時，從寫入用地址總線Baw輸出想要寫入該數(shù)據(jù)的地址，并且從寫入用數(shù)據(jù)總線Bdw輸出數(shù)據(jù)；外部存儲器2被設(shè)置成當(dāng)從讀出用地址總線Bak輸入地址時，將保存在該輸入的地址中的數(shù)據(jù)輸出到讀出用數(shù)據(jù)總線Bdk，當(dāng)從寫入用地址總線Baw輸入地址時，在該輸入的地址中寫入從寫入用數(shù)據(jù)總線Bdw輸入的數(shù)據(jù)，因此能夠同時進(jìn)行向外部存儲器2的讀出及寫入。并且，也不需要從CPU 3輸出讀信號和寫信號，因此能夠更進(jìn)一步實現(xiàn)處理速度的高速化。參考例在上述第二實施方式中，作為CPU使用了與第一實施方式相同的CPU，但是作為CPU 3，也可以使用圖4所示的以往的一般結(jié)構(gòu)的CPU。
另外，上述實施方式只不過示出了本發(fā)明的代表性方式，本發(fā)明并不限定于實施方式。即，能夠在不脫離本發(fā)明的要點的范圍內(nèi)進(jìn)行各種變形來實施。
權(quán)利要求
1.一種內(nèi)置了控制電路的中央運算處理裝置，該控制電路從內(nèi)部存儲器讀入由包含指令信息和為了執(zhí)行該指令信息所需的補充信息的多個指令構(gòu)成的程序數(shù)據(jù)并執(zhí)行，該中央運算處理裝置的特征在于， 上述內(nèi)部存儲器是由上述控制電路直接讀取的存儲器，設(shè)置有多個被分配了地址的一定容量的數(shù)據(jù)區(qū)域， 在上述一個數(shù)據(jù)區(qū)域中保存有上述一個指令， 上述各指令信息在上述數(shù)據(jù)區(qū)域中被保存在從開頭起相互相同的位置的字段中， 在啟動前在上述內(nèi)部存儲器中已經(jīng)預(yù)先保存有可變長指令形式的程序數(shù)據(jù)，并使該可變長指令形式的程序數(shù)據(jù)與上述內(nèi)部存儲器的保存形式一致。
2.一種微型計算機，具備權(quán)利要求I所述的中央運算處理裝置以及經(jīng)由地址總線和數(shù)據(jù)總線連接在上述中央運算處理裝置的外部存儲器，該微型計算機的特征在于， 上述地址總線由讀出用地址總線和寫入用地址總線構(gòu)成， 上述數(shù)據(jù)總線由讀出用數(shù)據(jù)總線和寫入用數(shù)據(jù)總線構(gòu)成， 上述中央運算處理裝置被設(shè)置成在讀出上述外部存儲器內(nèi)的數(shù)據(jù)時，從上述讀出用地址總線輸出想要讀出的數(shù)據(jù)的地址，而在將數(shù)據(jù)寫入上述外部存儲器內(nèi)時，從上述寫入用地址總線輸出想要寫入該數(shù)據(jù)的地址，并且從上述寫入用數(shù)據(jù)總線輸出上述數(shù)據(jù)， 上述外部存儲器被設(shè)置成當(dāng)從上述讀出用地址總線輸入地址時，將保存在所輸入的該地址中的數(shù)據(jù)輸出到上述讀出用數(shù)據(jù)總線，而當(dāng)從上述寫入用地址總線輸入地址時，在所輸入的該地址中寫入從上述寫入用數(shù)據(jù)總線輸入的數(shù)據(jù)。
全文摘要
提供一種實現(xiàn)了處理速度的高速化的中央運算處理裝置以及微型計算機。在能夠由該CPU(3)的控制電路(31)直接讀取的內(nèi)部存儲器中設(shè)置有保存了程序數(shù)據(jù)的程序數(shù)據(jù)區(qū)(38)。程序數(shù)據(jù)由包含指令信息和為了執(zhí)行該指令信息所需的操作數(shù)(補充信息)的多個指令構(gòu)成。該程序數(shù)據(jù)區(qū)(38)中設(shè)置有多個被分配了地址的24位數(shù)據(jù)區(qū)域，在一個數(shù)據(jù)區(qū)域中保存有一個指令，在一個數(shù)據(jù)區(qū)域的開頭保存有指令信息。
文檔編號G06F9/38GK102822795SQ201180003250
公開日2012年12月12日 申請日期2011年11月22日 優(yōu)先權(quán)日2011年3月25日
發(fā)明者北岸好一, 福島真妝美 申請人:北岸好一, 福島真妝美