專利名稱：Cpu互聯(lián)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明實(shí)施例涉及電子技術(shù)，尤其涉及一種CPU互聯(lián)裝置。
背景技術(shù)：
IBM公司PCB板全直連的方式實(shí)現(xiàn)各CPU之間的互連。每個(gè)IBM的Power CPU自帶7個(gè)高速互連接口，可同時(shí)與7個(gè)Power CPU互連。8個(gè)Power CPU通過全直連方式可組成8P系統(tǒng)。但因Power CPU集成了 NC控制器的功能，所以成本較高。受Power CPU互連接口數(shù)量限制，由Power CPU組成的CPU系統(tǒng)可擴(kuò)展性差，靈活度低。HP公司采用NC節(jié)點(diǎn)控制器和switch模塊實(shí)現(xiàn)CPU之間的互連，整個(gè)互連架構(gòu)的系統(tǒng)復(fù)雜。該方案在整個(gè)系統(tǒng)中增加了 2個(gè)芯片，分別實(shí)現(xiàn)NC節(jié)點(diǎn)控制和switch模塊功能。因?yàn)樵摲桨覆捎胹witch模塊進(jìn)行NC間數(shù)據(jù)交換，每個(gè)switch模塊需要進(jìn)行跳點(diǎn)判斷， 增加了數(shù)據(jù)傳輸?shù)难訒r(shí)，系統(tǒng)性能較低，成本較高。因此，目前的CPU間互連系統(tǒng)可擴(kuò)展性差，數(shù)據(jù)傳輸延時(shí)較長(zhǎng)，成本較高。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例提供一種CPU互聯(lián)裝置，用以解決現(xiàn)有CPU間互連系統(tǒng)可擴(kuò)展性差， 數(shù)據(jù)傳輸延時(shí)較長(zhǎng)，成本較高的缺陷。本發(fā)明實(shí)施例提供一種CPU互聯(lián)裝置，包括QPI (Quick Path Interconnect，快速通道互聯(lián))接口模塊，與 CPU 的 QPI 接口連接，用于將CPU發(fā)送的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；SerDes (Serial Deserial,串解串)接口模塊，分別與所述QPI接口模塊和另一個(gè) SerDes接口模塊連接，用于接收所述QPI接口模塊輸出的并行QPI數(shù)據(jù)，并將所述QPI接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成高速串行^rDes數(shù)據(jù)后發(fā)送給所述另一個(gè)krDes接口模塊；所述另一個(gè)^rDes接口模塊位于另一個(gè)CPU互聯(lián)裝置上；所述krDes接口模塊，還用于接收所述另一個(gè)krDes接口模塊發(fā)送的高速串行 SerDes數(shù)據(jù)，并將接收到的高速串行krDes數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；所述QPI接口模塊，還用于將所述krDes接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成串行QPI數(shù)據(jù)發(fā)送給CPU。本發(fā)明實(shí)施例的CPU互連裝置，通過QPI接口模塊與一個(gè)CPU連接，通過krDes 接口模塊與另一個(gè)CPU互連裝置上的krDes接口模塊連接，另一個(gè)CPU互連裝置上的QPI 接口模塊與另一個(gè)CPU連接。因此，通過本發(fā)明實(shí)施例提供的2個(gè)專用CPU互連裝置可實(shí)現(xiàn)兩個(gè)CPU的互連。通過8個(gè)專用CPU互連裝置可組成4個(gè)CPU互連的4P系統(tǒng)，通過16 個(gè)專用CPU互連裝置可組成8個(gè)CPU互連的8P系統(tǒng)。通過本發(fā)明實(shí)施例提供的專用CPU 互連裝置組成的系統(tǒng)，在內(nèi)部互連的CPU增加或減少時(shí)，可通過增加或減少專用CPU互連裝置的個(gè)數(shù)來實(shí)現(xiàn)。因此，系統(tǒng)擴(kuò)展性高，靈活度強(qiáng)。由于系統(tǒng)中兩個(gè)CPU之間通過兩個(gè)專用 CPU互連裝置連接，CPU互連裝置在傳輸數(shù)據(jù)時(shí)沒有選擇接收CPU的過程，并且相鄰的兩個(gè)CPU互連裝置通過支持長(zhǎng)距離高速度傳輸?shù)牧x勸⑶接口模塊連接，因此，降低了 CPU間的數(shù)據(jù)傳輸延時(shí)。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖IA為本發(fā)明實(shí)施例提供的一種CPU互連裝置結(jié)構(gòu)示意圖IB為通過圖IA所示CPU互連裝置實(shí)現(xiàn)的板間CPU互連示意圖2A為本發(fā)明實(shí)施例提供的一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖2B為通過圖2A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖3A為本發(fā)明實(shí)施例提供的另一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖
圖3B為通過圖3A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖4A為本發(fā)明實(shí)施例提供的又一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖
圖4B為通過圖4A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖5A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖
圖5B為通過圖5A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖6A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖
圖6B為通過圖6A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖7A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖
圖7B為通過圖7A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。
具體實(shí)施例方式為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有付出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。圖IA為本發(fā)明實(shí)施例提供的一種CPU互連裝置結(jié)構(gòu)示意圖。本發(fā)明實(shí)施例CPU 互連裝置可采用現(xiàn)場(chǎng)可編程控制門陣列(Field Programmable Gate Array，簡(jiǎn)稱FPGA)實(shí)現(xiàn)。如圖IA所示，本實(shí)施例包括QPI (Quick Path Interconnect，快速通道互聯(lián))接口模 Ife 11 和 SerDes 接口模塊 12。QPI接口模塊11與CPU的QPI接口連接，SerDes接口模塊12與QPI接口模塊11 連接，還與另一個(gè)^rDes接口模塊連接。另一個(gè)krDes接口模塊位于另一個(gè)用于CPU互連的CPU互聯(lián)裝置上。QPI接口模塊11，用于將CPU發(fā)送的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)。由于QPI 接口模塊將CPU發(fā)送的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)，降低了 QPI數(shù)據(jù)的頻率，以適應(yīng) CPU互聯(lián)裝置內(nèi)部的數(shù)據(jù)處理頻率。krDes接口模塊12，用于將從所述QPI接口模塊接收到的并行QPI數(shù)據(jù)轉(zhuǎn)換成高
6速串行krDes數(shù)據(jù)，并發(fā)送給另一個(gè)krDes接口模塊。由于krDes接口模塊將不支持長(zhǎng)距離電纜互連和拓?fù)涞腄C特性的QPI數(shù)據(jù)，轉(zhuǎn)換成AC特性的krDes接口，從而可以支持長(zhǎng)距離高速度電纜互連和拓?fù)洌瑢?shí)現(xiàn)了板間的處理器高速互連。所述krDes接口模塊12，還用于接收所述另一個(gè)krDes接口模塊發(fā)送的高速串行krDes數(shù)據(jù)，并將接收到的高速串行krDes數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)。所述QPI接口模塊11，還用于將所述^rDes接口模塊發(fā)送的并行QPI數(shù)據(jù)轉(zhuǎn)換成串行QPI數(shù)據(jù)發(fā)送給連接的CPU。進(jìn)一步，QPI接口模塊11與krDes接口模塊12之間的通道帶寬大于等于QPI通道帶寬，避免導(dǎo)致透?jìng)魍ǖ罎M溢而致使QPI丟包。圖IB為通過圖IA所示CPU互連裝置實(shí)現(xiàn)的板間CPU互連示意圖。如圖IB所示， 圖IA中CPU互連裝置采用FPGA實(shí)現(xiàn)時(shí)，通過采用FPGA實(shí)現(xiàn)的兩個(gè)CPU互連裝置(FPGA0 和FPGA1)實(shí)現(xiàn)CPUO和CPUl間互連。將FPGAO上的QPI接口模塊11連接至CPUO的QPI 接口，F(xiàn)PGAO上的krDes接口模塊12連接FPGAl上的krDes接口模塊。FPGAl上的QPI 接口模塊與另一個(gè)CPUl的QPI接口連接。以下說明FPGAO和FPGAl如何將來自CPUO的數(shù)據(jù)傳輸給CPUl。來自CPUl的數(shù)據(jù)傳輸給CPUO的方法類似。CPUO通過20個(gè)QPI通道同時(shí)向QPI接口模塊11發(fā)送4. 8Gbp/s高速串行QPI數(shù)據(jù)，QPI接口模塊11接收到后將20bit的串行QPI數(shù)據(jù)轉(zhuǎn)換成640bit的并行QPI數(shù)據(jù)并發(fā)送給krDes接口模塊12。krDes接口模塊12接收到640bit的并行QPI數(shù)據(jù)，先對(duì) 640bit的并行QPI數(shù)據(jù)進(jìn)行⑶R編碼，然后轉(zhuǎn)換成高速串行krDes數(shù)據(jù)，然后通過高速線纜(CXP)發(fā)送給FPGAl上的krDes接口模塊。FPGAl上的krDes接口模塊接收到FPGAO 上的krDes接口模塊發(fā)送的高速串行krDes數(shù)據(jù)后，將其重新轉(zhuǎn)換成640bit的并行QPI 數(shù)據(jù)，發(fā)送給FPGAl上的QPI接口模塊。FPGAl上的QPI接口模塊將640bit的并行QPI數(shù)據(jù)轉(zhuǎn)換成20bit的串行QPI數(shù)據(jù)后通過QPI通道發(fā)送給連接的CPU1。SerDes是串行器與解串器的簡(jiǎn)稱。在發(fā)送端，F(xiàn)PGAO上的krDes接口模塊將多路低速640bit并行QPI數(shù)據(jù)轉(zhuǎn)換成高速串行數(shù)據(jù)信號(hào)，經(jīng)過高速線纜傳輸給FPGAl上的 krDes接口模塊。在接收端，F(xiàn)PGAl上的義勸⑶接口模塊將高速串行信號(hào)重新轉(zhuǎn)換成低速 640bit并行QPI數(shù)據(jù)。krDes接口模塊充分利用傳輸媒體的信道容量，減少所需的傳輸信道和器件引腳數(shù)據(jù)，降低了傳輸成本。^rDes接口模塊可采用一個(gè)雙向6(ibpS 201ane綁定通道，有效帶寬為120GB/S ；額外增加的llane，用于傳輸FPGA間的帶外控制信號(hào)。本發(fā)明實(shí)施例的CPU互連裝置，通過QPI接口模塊與一個(gè)CPU連接，通過krDes 接口模塊與另一個(gè)CPU互連裝置上的krDes接口模塊連接，另一個(gè)CPU互連裝置上的QPI 接口模塊與另一個(gè)CPU連接。因此，通過本發(fā)明實(shí)施例提供的2個(gè)專用CPU互連裝置可實(shí)現(xiàn)兩個(gè)CPU的互連。通過8個(gè)專用CPU互連裝置可組成4個(gè)CPU互連的4P系統(tǒng)，通過16 個(gè)專用CPU互連裝置可組成8個(gè)CPU互連的8P系統(tǒng)。通過本發(fā)明實(shí)施例提供的專用CPU 互連裝置組成的系統(tǒng)，在內(nèi)部互連的CPU增加或減少時(shí)，可通過增加或減少專用CPU互連裝置的個(gè)數(shù)來實(shí)現(xiàn)。因此，系統(tǒng)擴(kuò)展性高，靈活度強(qiáng)。由于系統(tǒng)中兩個(gè)CPU之間通過兩個(gè)專用 CPU互連裝置連接，CPU互連裝置在傳輸數(shù)據(jù)時(shí)沒有選擇接收CPU的過程，并且相鄰的兩個(gè) CPU互連裝置通過支持長(zhǎng)距離高速度傳輸?shù)牧x勸⑶接口模塊連接，因此，降低了 CPU間的數(shù)據(jù)傳輸延時(shí)。
圖2A為本發(fā)明實(shí)施例提供的一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖。如圖 2A所示，在圖IA的基礎(chǔ)上CPU互連裝置還包括數(shù)據(jù)校驗(yàn)?zāi)K13和復(fù)位模塊14。其中， 數(shù)據(jù)校驗(yàn)?zāi)K13，分別與所述QPI接口模塊11和所述krDes接口模塊12連接，復(fù)位模塊 14，分別與所述數(shù)據(jù)校驗(yàn)?zāi)K13和所述krDes接口模塊12連接。數(shù)據(jù)校驗(yàn)?zāi)K13，用于對(duì)所述QPI接口模塊11輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。所述數(shù)據(jù)校驗(yàn)?zāi)K13，還用于對(duì)所述 krDes接口模塊12輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給 BMC管理模塊。具體地，數(shù)據(jù)校驗(yàn)?zāi)K13還與中斷處理模塊連接，通過中斷處理模塊向BMC 管理模塊上報(bào)校驗(yàn)結(jié)果。BMC管理模塊可為用FPGA實(shí)現(xiàn)的CPU互聯(lián)裝置中的系統(tǒng)軟件。如果數(shù)據(jù)校驗(yàn)?zāi)K13通過校驗(yàn)確定QPI接口模塊11輸出的并行QPI數(shù)據(jù)出現(xiàn)錯(cuò)誤，則向BMC管理模塊上報(bào)校驗(yàn)結(jié)果。如果數(shù)據(jù)校驗(yàn)?zāi)K13通過校驗(yàn)確定krDes接口模塊12輸出的并行QPI數(shù)據(jù)出現(xiàn)錯(cuò)誤，則向BMC管理模塊上報(bào)校驗(yàn)結(jié)果。具體地，數(shù)據(jù)校驗(yàn)?zāi)K13通過中斷處理模塊向BMC管理模塊上報(bào)校驗(yàn)結(jié)果。復(fù)位模塊14，用于接收到BMC管理模塊根據(jù)所述數(shù)據(jù)校驗(yàn)?zāi)K13上報(bào)的校驗(yàn)結(jié)果發(fā)出的復(fù)位指示后，根據(jù)所述復(fù)位指示復(fù)位所述QPI接口模塊或所述krDes接口模塊，并向所述krDes接口模塊發(fā)送所述復(fù)位指示。所述復(fù)位模塊14，還用于通過所述krDes接口模塊接收另一個(gè)所述krDes接口模塊發(fā)送的復(fù)位指示后，并根據(jù)所述復(fù)位指示復(fù)位所述QPI接口模塊或所述^rDes接口模塊。當(dāng)BMC管理模塊通過數(shù)據(jù)校驗(yàn)?zāi)K13上報(bào)的校驗(yàn)結(jié)果確定QPI接口模塊11輸出的并行QPI數(shù)據(jù)出錯(cuò)率較高，則向復(fù)位模塊14發(fā)出用于復(fù)位QPI接口模塊11的復(fù)位指示。復(fù)位模塊14根據(jù)復(fù)位指示對(duì)本地QPI接口模塊11進(jìn)行復(fù)位，同時(shí)將該復(fù)位指示通過 SerDes接口模塊12發(fā)送給對(duì)端FPGA上復(fù)位模塊，使對(duì)端FPGA上復(fù)位模塊對(duì)對(duì)端FPGA上的QPI接口模塊11進(jìn)行復(fù)位。當(dāng)BMC管理模塊通過數(shù)據(jù)校驗(yàn)?zāi)K13上報(bào)的校驗(yàn)結(jié)果確定krDes接口模塊12輸出的并行QPI數(shù)據(jù)出錯(cuò)率較高，則向復(fù)位模塊14發(fā)出用于復(fù)位krDes接口模塊12的復(fù)位指示。復(fù)位模塊14根據(jù)復(fù)位指示對(duì)krDes接口模塊12進(jìn)行復(fù)位，同時(shí)將該復(fù)位指示通過 SerDes接口模塊12發(fā)送給對(duì)端FPGA上復(fù)位模塊，使對(duì)端FPGA上復(fù)位模塊也對(duì)對(duì)端FPGA 上的krDes接口模塊12進(jìn)行復(fù)位。圖2B為通過圖2A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖2B所示，F(xiàn)PGAO 或FPGAl上的數(shù)據(jù)校驗(yàn)?zāi)K13分別與所述QPI接口模塊11和所述krDes接口模塊12連接，F(xiàn)PGAO或FPGAl上的復(fù)位模塊14分別與所述數(shù)據(jù)校驗(yàn)?zāi)K13和所述krDes接口模塊 12連接。FPGAO上的QPI接口模塊11將CPUO的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)后，將并行QPI數(shù)據(jù)同時(shí)輸出給數(shù)據(jù)校驗(yàn)?zāi)K13和krDes接口模塊12。如果數(shù)據(jù)校驗(yàn)?zāi)K13通過校驗(yàn)確定QPI接口模塊11輸出的并行QPI數(shù)據(jù)出現(xiàn)錯(cuò)誤，則通過中斷處理模塊向BMC管理模塊上報(bào)校驗(yàn)結(jié)果。SerDes接口模塊12接收到并行QPI數(shù)據(jù)，后轉(zhuǎn)換成高速串行krDes 數(shù)據(jù)發(fā)送給FPGAl上的krDes接口模塊。FPGAl上的krDes接口模塊接收到FPGAO上的krDes接口模塊發(fā)送的高速串行SerDes數(shù)據(jù)后，將其重新轉(zhuǎn)換成640bit的并行QPI數(shù)據(jù)，同時(shí)發(fā)送給FPGAl上的QPI接口模塊和數(shù)據(jù)校驗(yàn)?zāi)K13。如果數(shù)據(jù)校驗(yàn)?zāi)K13通過校驗(yàn)確SkrDes接口模塊輸出的并行 QPI數(shù)據(jù)出現(xiàn)錯(cuò)誤，則通過中斷處理模塊向BMC管理模塊上報(bào)校驗(yàn)結(jié)果。FPGAl上的QPI接口模塊將并行QPI數(shù)據(jù)轉(zhuǎn)換成串行QPI數(shù)據(jù)后通過QPI通道發(fā)送給連接的CPU1。當(dāng)FPGAO上的BMC管理模塊通過數(shù)據(jù)校驗(yàn)?zāi)K13上報(bào)的校驗(yàn)結(jié)果確定QPI接口模塊11輸出的并行QPI數(shù)據(jù)出錯(cuò)率較高，則向復(fù)位模塊14發(fā)出用于復(fù)位QPI接口模塊11 的復(fù)位指示。復(fù)位模塊14根據(jù)復(fù)位指示對(duì)FPGAO上的QPI接口模塊11進(jìn)行復(fù)位，同時(shí)將該復(fù)位指示通過^rDes接口模塊12發(fā)送給FPGAl上的復(fù)位模塊，使FPGAl上的復(fù)位模塊也對(duì)FPGAl上的QPI接口模塊11進(jìn)行復(fù)位。FPGAl上的復(fù)位模塊接收到來自FPGAl的該復(fù)位指示后，根據(jù)復(fù)位指示對(duì)FPGAl上的QPI接口模塊11進(jìn)行復(fù)位。當(dāng)FPGAO上的BMC管理模塊通過數(shù)據(jù)校驗(yàn)?zāi)K13上報(bào)的校驗(yàn)結(jié)果確定krDes接口模塊輸出的并行QPI數(shù)據(jù)出錯(cuò)率較高，則向復(fù)位模塊14發(fā)出用于復(fù)位義勸⑶接口模塊的復(fù)位指示。復(fù)位模塊14根據(jù)復(fù)位指示對(duì)FPGAO上的krDes接口模塊進(jìn)行復(fù)位，同時(shí)將該復(fù)位指示通過krDes接口模塊12發(fā)送給FPGAl上的復(fù)位模塊，使FPGAl上的復(fù)位模塊也對(duì)FPGAl上的krDes接口模塊12進(jìn)行復(fù)位。FPGAl上的復(fù)位模塊接收到來自FPGAl的該復(fù)位指示后，根據(jù)復(fù)位指示對(duì)FPGAl上的krDes接口模塊12進(jìn)行復(fù)位。本實(shí)施例通過數(shù)據(jù)校驗(yàn)?zāi)K和復(fù)位模塊，提高了 QPI接口模塊輸出的QPI數(shù)據(jù)的正確率和krDes接口模塊輸出的QPI數(shù)據(jù)的正確率，從而降低了兩個(gè)CPU之間通信時(shí)的出錯(cuò)率。圖3A為本發(fā)明實(shí)施例提供的另一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖。如圖3A所示，在圖2A的基礎(chǔ)上CPU互連裝置還包括測(cè)試模塊15。測(cè)試模塊15與所述krDes 接口模塊12連接。測(cè)試模塊15，用于在所述FPGA處于測(cè)試模式時(shí)生成測(cè)試序列，并將生成的測(cè)試序列通過所述^rDes接口模塊和另一個(gè)所述krDes接口模塊發(fā)送給另一個(gè)所述FPGA上的測(cè)試模塊。所述測(cè)試模塊15，還用于通過所述krDes接口模塊和另一個(gè)所述krDes接口模塊接收另一個(gè)所述FPGA上的測(cè)試模塊生成的測(cè)試序列，并對(duì)接收到的測(cè)度序列進(jìn)行數(shù)據(jù)校驗(yàn)。進(jìn)一步，測(cè)試模塊15將測(cè)試結(jié)果上報(bào)給BMC管理模塊。測(cè)試模塊15可通過中斷處理模塊將測(cè)試結(jié)果上報(bào)給BMC管理模塊。本實(shí)施例提供的FPGA具有兩種工作模式測(cè)試模式和正常工作模式。在正常工作模式下，F(xiàn)PGA傳輸來自兩個(gè)CPU的數(shù)據(jù)。FPGA處于測(cè)試模式時(shí)，與該FPGA連接的另一個(gè) FPGA上的QPI接口模塊未與另一個(gè)CPU建立連接，即QPI鏈路還未建立，因此FPGA不傳輸來自兩個(gè)CPU的數(shù)據(jù)，而是由測(cè)試模塊15生成測(cè)試序列，并在兩個(gè)FPGA之間的krDes鏈路上傳輸測(cè)試序列，對(duì)兩個(gè)FPGA之間的krDes鏈路正確性進(jìn)行測(cè)試。進(jìn)一步，如圖3A所示還包括空包生成模塊16?？瞻赡K16與QPI接口模塊 11連接。當(dāng)兩個(gè)FPGA已互聯(lián)，而兩個(gè)FPGA中一個(gè)FPGA上的QPI接口模塊沒有CPU連接時(shí)即QPI鏈路未建立時(shí)，由于另一個(gè)FPGA上的krDes接口模塊沒有接收到高速串行krDes 數(shù)據(jù)。無法向QPI接口模塊發(fā)送并行QPI數(shù)據(jù)。此時(shí)由空包生成模塊16生成空包，并將生成的空包發(fā)送給QPI接口模塊。圖;3B為通過圖3A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖所示，F(xiàn)PGAO/ FPGAl上的測(cè)試模塊15與krDes接口模塊12連接。以下說明PGAO或FPGAl上的測(cè)試模塊15如何測(cè)試krDes鏈路的正確性。FPGAO和FPGAl處于測(cè)試模式時(shí)，F(xiàn)PGAO上的測(cè)試模塊15生成測(cè)試序列并將生成的測(cè)試序列通過FPGAO上的krDes接口模塊發(fā)送給FPGAl上的krDes接口模塊。FPGAl 上的krDes接口模塊將接收到測(cè)試序列發(fā)送給FPGAl上的測(cè)試模塊，由FPGAl上的測(cè)試模塊對(duì)測(cè)試序列進(jìn)行校驗(yàn)。FPGAl上的測(cè)試模塊確定接收到測(cè)試序列出錯(cuò)時(shí)，向BMC管理模塊上報(bào)測(cè)試結(jié)果。同理，也可由FPGAl上的測(cè)試模塊發(fā)送測(cè)試序列，由FPGAO上的測(cè)試模塊校驗(yàn)測(cè)試序列。FPGAl上的QPI接口模塊沒有與CPUl建立連接而FPGAO上的QPI接口模塊已與 CPUO建立連接時(shí)，F(xiàn)PGAO上的空包生成模塊16將生成的空包發(fā)送給FPGAO上的QPI接口模塊。本實(shí)施例提供的用FPGA實(shí)現(xiàn)的CPU互連裝置，在測(cè)試模式下由測(cè)試模塊生成測(cè)試序列，并在兩個(gè)FPGA之間的krDes鏈路上傳輸測(cè)試序列，對(duì)兩個(gè)FPGA之間的krDes鏈路正確性進(jìn)行測(cè)試。圖4A為本發(fā)明實(shí)施例提供的又一種用FPGA實(shí)現(xiàn)的CPU互連裝置示意圖。如圖4A 所示，在圖3A的基礎(chǔ)上還包括緩沖模塊17。緩沖模塊17分別與krDes接口模塊和所述 QPI接口模塊連接。FPGA的時(shí)鐘可能會(huì)產(chǎn)生漂移。在FPGA的時(shí)鐘產(chǎn)生漂移時(shí)，F(xiàn)PGA上的隨路時(shí)鐘沿沒有對(duì)齊到發(fā)送串行QPI數(shù)據(jù)沿的中心，從而導(dǎo)致CPU的QPI接口對(duì)QPI串行數(shù)據(jù)進(jìn)行采樣時(shí)出錯(cuò)，為使所述FPGA的隨路時(shí)鐘沿與發(fā)送串行QPI數(shù)據(jù)沿的中心對(duì)齊，保證CPU的QPI 接口采樣數(shù)據(jù)的正確性，QPI接口模塊11，還用于周期性進(jìn)行數(shù)據(jù)訓(xùn)練，以使所述FPGA的隨路時(shí)鐘沿與串行發(fā)送QPI數(shù)據(jù)沿的中心對(duì)齊。緩沖模塊17，用于對(duì)所述krDes接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述 QPI接口模塊訓(xùn)練結(jié)束后將緩沖的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K。krDes接口模塊輸出的并行QPI數(shù)據(jù)先進(jìn)入緩沖模塊17中緩沖，在所述QPI接口模塊訓(xùn)練結(jié)束后將并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K。由QPI接口模塊將緩沖后的并行QPI數(shù)據(jù)轉(zhuǎn)換成串行QPI數(shù)據(jù)發(fā)送給CPU。由數(shù)據(jù)校驗(yàn)?zāi)K對(duì)緩沖后的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)。圖4B為通過圖4A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖4B所示，F(xiàn)PGAO/ FPGAl上還包括分別與krDes接口模塊和所述QPI接口模塊連接的緩沖模塊17。FPGAO上的krDes接口模塊將高速krDes數(shù)據(jù)發(fā)送給FPGAl上的krDes接口模塊后，F(xiàn)PGAl上的krDes接口模塊將高速krDes數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)并輸出給緩沖模塊17。緩沖模塊對(duì)并行QPI數(shù)據(jù)進(jìn)行緩沖，在QPI接口模塊訓(xùn)練結(jié)束后，將緩沖的并行 QPI數(shù)據(jù)發(fā)送給QPI接口模塊和數(shù)據(jù)校驗(yàn)?zāi)K。同理，F(xiàn)PGAO上的緩沖模塊17，也對(duì)FPGAO 上的krDes接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在FPGAO上的QPI接口模塊訓(xùn)練結(jié)束后，發(fā)送給FPGAO上的QPI接口模塊和數(shù)據(jù)校驗(yàn)?zāi)K。本實(shí)施例提供的用FPGA實(shí)現(xiàn)的CPU互連裝置，QPI接口模塊周期進(jìn)行數(shù)據(jù)訓(xùn)練，使所述FPGA的隨路時(shí)鐘沿與發(fā)送QPI數(shù)據(jù)沿的中心對(duì)齊，從而保證CPU的QPI接口采樣數(shù)據(jù)的正確性。由于QPI接口模塊需周期性進(jìn)行數(shù)據(jù)訓(xùn)練，^rDes接口模塊輸出的并行QPI 數(shù)據(jù)在緩沖模塊中緩沖，待QPI數(shù)據(jù)接口模塊數(shù)據(jù)訓(xùn)練結(jié)束后，將^rDes接口模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊。圖5A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖。如圖5A所示，在圖3A的基礎(chǔ)上還包括第一選擇模塊18。第一選擇模塊18，分別與測(cè)試模塊 15、QPI接口模塊11、所述krDes接口模塊12和所述數(shù)據(jù)校驗(yàn)?zāi)K13連接。第一選擇模塊18，用于在所述FPGA處于測(cè)試模式時(shí)，將所述測(cè)試模塊15輸出的測(cè)試序列發(fā)送給所述^rDes接口模塊12 ；在所述FPGA處于正常模式時(shí)，將所述QPI接口模塊11輸出的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊12。所述第一選擇模塊18，還用于在所述FPGA處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊15 ；在所述FPGA處于正常模式時(shí)，將所述krDes接口模塊12輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述QPI接口模塊11和所述數(shù)據(jù)校驗(yàn)?zāi)K13。數(shù)據(jù)校驗(yàn)?zāi)K13，具體用于對(duì)所述第一選擇模塊18輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述QPI接口模塊11輸出的并行 QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。圖5B為通過圖5A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖5B所示，F(xiàn)PGAO/ FPGAl上還包括第一選擇模塊18。FPGAO上的測(cè)試模塊15生成測(cè)試序列輸出給第一選擇模塊18。第一選擇模塊18 確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAO上的義勸⑶接口模塊12。測(cè)試序列通過FPGAO上的krDes接口模塊12傳輸給FPGAl上的krDes接口模塊12，之后傳輸?shù)紽PGAl上的第一選擇模塊18。FPGAl上的第一選擇模塊18確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAl上的測(cè)試模塊15，測(cè)試模塊15對(duì)測(cè)試序列進(jìn)行校驗(yàn)。FPGAO上的QPI接口模塊11將輸出的并行QPI數(shù)據(jù)發(fā)送給第一選擇模塊18和數(shù)據(jù)校驗(yàn)?zāi)K13，數(shù)據(jù)校驗(yàn)?zāi)K13對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。第一選擇模塊18確定當(dāng)前處于正常工作模式時(shí)，將接收到的并行QPI數(shù)據(jù)發(fā)送給krDes接口模塊12，之后傳輸?shù)紽PGAl上的第一選擇模塊18。FPGAl上的第一選擇模塊18確定當(dāng)前處于正常工作模式時(shí)，將接收的并行QPI數(shù)據(jù)發(fā)送給QPI接口模塊11和數(shù)據(jù)校驗(yàn)?zāi)K13。本實(shí)施例中第一選擇模塊18根據(jù)FPGA的工作模式時(shí)，判斷將krDes接口模塊12 輸出的數(shù)據(jù)發(fā)送給測(cè)試模塊還是QPI接口模塊11，并判斷將測(cè)試序列還是將QPI并行數(shù)據(jù)發(fā)送給krDes接口模塊12。圖6A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖。如圖6A所示，在圖3A的基礎(chǔ)上還包括緩沖模塊17和第二選擇模塊19。第二選擇模塊19分別與測(cè)試模塊15、QPI接口模塊11、所述krDes接口模塊12、所述數(shù)據(jù)校驗(yàn)?zāi)K13和緩沖模塊17連接。緩沖模塊17還與所述QPI接口模塊11連接。第二選擇模塊19，用于在所述FPGA處于測(cè)試模式時(shí)，將所述測(cè)試模塊15輸出的測(cè)試序列發(fā)送給所述^rDes接口模塊12 ；在所述FPGA處于正常模式時(shí)，將所述QPI接口模CN 102301364 A
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塊11輸出的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊12。第二選擇模塊19，還用于在所述FPGA處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊；在所述FPGA處于正常模式時(shí)，將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述緩沖模塊17和所述數(shù)據(jù)校驗(yàn)?zāi)K。所述緩沖模塊17，用于對(duì)所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊11訓(xùn)練結(jié)束后將所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)發(fā)送給所述 QPI接口模塊11。所述數(shù)據(jù)校驗(yàn)?zāi)K13，具體用于對(duì)QPI接口模塊11輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述第二選擇模塊19輸出的并行 QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。圖6B為通過圖6A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖6B所示，在圖基礎(chǔ)上，F(xiàn)PGA0/FPGA1上還包括緩沖模塊17和第二選擇模塊19。FPGAO上的測(cè)試模塊15生成測(cè)試序列輸出給第二選擇模塊19。第二選擇模塊19 確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAO上的義勸⑶接口模塊12。測(cè)試序列通過FPGAO上的krDes接口模塊12傳輸給FPGAl上的krDes接口模塊12，之后傳輸?shù)紽PGAl上的第一選擇模塊18。FPGAl上的第二選擇模塊19確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAl上的測(cè)試模塊15，測(cè)試模塊15對(duì)測(cè)試序列進(jìn)行校驗(yàn)。FPGAO上的QPI接口模塊11將輸出的并行QPI數(shù)據(jù)發(fā)送給第二選擇模塊19和數(shù)據(jù)校驗(yàn)?zāi)K13，數(shù)據(jù)校驗(yàn)?zāi)K13用于對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)， 在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。第二選擇模塊19確定當(dāng)前處于正常工作模式時(shí)，將接收到的并行QPI數(shù)據(jù)發(fā)送給krDes接口模塊12，之后傳輸?shù)紽PGAl上的第二選擇模塊19。FPGAl上的第二選擇模塊19確定當(dāng)前處于正常工作模式時(shí)，將接收的并行QPI 數(shù)據(jù)發(fā)送給緩沖模塊17和數(shù)據(jù)校驗(yàn)?zāi)K13。緩沖模塊17對(duì)所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊11訓(xùn)練結(jié)束后將所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊11。數(shù)據(jù)校驗(yàn)?zāi)K13對(duì)所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。本實(shí)施例中第二選擇模塊19根據(jù)FPGA的工作模式時(shí)，判斷將krDes接口模塊12 輸出的數(shù)據(jù)發(fā)送給測(cè)試模塊還是緩沖模塊17，并判斷將測(cè)試序列還是將QPI并行數(shù)據(jù)發(fā)送 ^^krDes 接口模塊 12。圖7A為本發(fā)明實(shí)施例提供的再一種用FPGA實(shí)現(xiàn)的CPU互連裝置結(jié)構(gòu)示意圖。如圖7A所示，在圖3A的基礎(chǔ)上還包括空包生成模塊16、緩沖模塊17、第二選擇模塊19、第三選擇模塊20。其中，第二選擇模塊19分別與測(cè)試模塊15、QPI接口模塊11、所述krDes接口模塊12、所述數(shù)據(jù)校驗(yàn)?zāi)K13和緩沖模塊17連接。緩沖模塊17還與所述QPI接口模塊11 和第三選擇模塊20連接。所述第三選擇模塊20還與所述QPI接口模塊11和空包生成模塊16連接。第二選擇模塊19，用于在所述FPGA處于測(cè)試模式時(shí)，將所述測(cè)試模塊輸出的測(cè)試序列發(fā)送給所述^rDes接口模塊；在所述FPGA處于正常模式時(shí)，將所述QPI接口模塊輸出
12的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊。所述第二選擇模塊19，還用于在所述FPGA處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊；在所述FPGA處于正常模式時(shí)，將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述緩沖模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K。所述緩沖模塊17，用于對(duì)所述第二選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊訓(xùn)練結(jié)束后將緩沖后的并行QPI數(shù)據(jù)發(fā)送給所述第三選擇模塊20。所述數(shù)據(jù)校驗(yàn)?zāi)K13，具體用于對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述第二選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。所述第三選擇模塊20，還與所述QPI接口模塊和空包生成模塊連接，用于將在所述FPGA處于正常模式時(shí)，將緩沖模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊；在所述FPGA處于測(cè)試模式時(shí)，將所述空包生成模塊輸出的空包發(fā)送給所述QPI接口模塊?？瞻赡K16，所述QPI接口模塊連接，用于在所述FPGA處于測(cè)試模式時(shí)生成的空包，并輸出給所述第三選擇模塊。FPGA處于測(cè)試模式時(shí)，與該FPGA連接的另一個(gè)FPGA 上的QPI接口模塊未與另一個(gè)CPU建立連接。圖7B為通過圖7A所示FPGA實(shí)現(xiàn)的板間CPU互連示意圖。如圖7B所示，在圖基礎(chǔ)上，F(xiàn)PGA0/FPGA1上還包括空包生成模塊16、緩沖模塊17、第二選擇模塊19、第三選擇模塊20。FPGAO上的測(cè)試模塊15生成測(cè)試序列輸出給第二選擇模塊19。第二選擇模塊19 確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAO上的義勸⑶接口模塊12。測(cè)試序列通過FPGAO上的krDes接口模塊12傳輸給FPGAl上的krDes接口模塊12，之后傳輸?shù)紽PGAl上的第一選擇模塊18。FPGAl上的第二選擇模塊19確定當(dāng)前處于測(cè)試模式時(shí)，將接收的測(cè)試序列發(fā)送給FPGAl上的測(cè)試模塊15，測(cè)試模塊15對(duì)測(cè)試序列進(jìn)行校驗(yàn)。FPGAO上的QPI接口模塊11將輸出的并行QPI數(shù)據(jù)發(fā)送給第二選擇模塊19和數(shù)據(jù)校驗(yàn)?zāi)K13，數(shù)據(jù)校驗(yàn)?zāi)K13用于對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)， 在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。第二選擇模塊19確定當(dāng)前處于正常工作模式時(shí)，將接收到的并行QPI數(shù)據(jù)發(fā)送給krDes接口模塊12，之后傳輸?shù)紽PGAl上的第二選擇模塊19。FPGAl上的第二選擇模塊19確定當(dāng)前處于正常工作模式時(shí)，將接收的并行QPI 數(shù)據(jù)發(fā)送給緩沖模塊17和數(shù)據(jù)校驗(yàn)?zāi)K13。緩沖模塊17對(duì)所述第二選擇模塊19輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊11訓(xùn)練結(jié)束后將緩沖的并行QPI數(shù)據(jù)發(fā)送給 FPGAl上的第三選擇模塊20。同時(shí)，數(shù)據(jù)校驗(yàn)?zāi)K13對(duì)所述第二選擇模塊19輸出的并行 QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。FPGAl上的第三選擇模塊20確定FPGAl處于正常模式時(shí)，所述緩沖模塊17輸出的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊11。FPGAl上的第三選擇模塊20確定FPGAl處于測(cè)試模式時(shí)，將所述空包生成模塊16輸出的空包發(fā)送給所述QPI接口模塊。本實(shí)施例中第二選擇模塊19根據(jù)FPGA的工作模式，判斷將krDes接口模塊12 輸出的數(shù)據(jù)發(fā)送給測(cè)試模塊還是緩沖模塊17，并判斷將測(cè)試序列還是將QPI并行數(shù)據(jù)發(fā)送給krDes接口模塊12。第三選擇模塊20根據(jù)FPGA的工作模式，判斷將緩沖模塊17輸出的并行QPI數(shù)據(jù)還是將空包生成模塊生成的空包發(fā)送給QPI接口模塊。本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述方法實(shí)施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，執(zhí)行包括上述方法實(shí)施例的步驟；而前述的存儲(chǔ)介質(zhì)包括R0M、RAM、磁碟或者光盤等各種可以存儲(chǔ)程序代碼的介質(zhì)。最后應(yīng)說明的是以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
權(quán)利要求
1.一種CPU互聯(lián)裝置，其特征在于，包括快速通道互聯(lián)QPI接口模塊，與CPU的QPI接口連接，用于將CPU發(fā)送的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；串解串krDes接口模塊，分別與所述QPI接口模塊和另一個(gè)krDes接口模塊連接，用于接收所述QPI接口模塊輸出的并行QPI數(shù)據(jù)，并將所述QPI接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成高速串行^rDes數(shù)據(jù)后發(fā)送給所述另一個(gè)krDes接口模塊；所述另一個(gè)krDes 接口模塊位于另一個(gè)CPU互聯(lián)裝置上；所述krDes接口模塊，還用于接收所述另一個(gè)krDes接口模塊發(fā)送的高速串行 SerDes數(shù)據(jù)，并將接收到的高速串行krDes數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；所述QPI接口模塊，還用于將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成串行 QPI數(shù)據(jù)發(fā)送給CPU。
2.根據(jù)權(quán)利要求1所述CPU互聯(lián)裝置，其特征在于，還包括數(shù)據(jù)校驗(yàn)?zāi)K，分別與所述QPI接口模塊和所述^rDes接口模塊連接，用于對(duì)所述QPI 接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；所述數(shù)據(jù)校驗(yàn)?zāi)K，還用于對(duì)所述^rDes接口模塊輸出到的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；復(fù)位模塊，分別與所述數(shù)據(jù)校驗(yàn)?zāi)K和所述^rDes接口模塊連接，用于接收到BMC管理模塊根據(jù)所述數(shù)據(jù)校驗(yàn)?zāi)K上報(bào)的校驗(yàn)結(jié)果發(fā)出的復(fù)位指示后，根據(jù)所述復(fù)位指示復(fù)位所述QPI接口模塊或所述^rDes接口模塊，并向所述krDes接口模塊發(fā)送所述復(fù)位指示；所述復(fù)位模塊，還用于通過所述^rDes接口模塊接收另一個(gè)所述krDes接口模塊發(fā)送的復(fù)位指示后，并根據(jù)所述復(fù)位指示復(fù)位所述QPI接口模塊或所述krDes接口模塊。
3.根據(jù)權(quán)利要求2所述CPU互聯(lián)裝置，其特征在于，還包括測(cè)試模塊，與所述^rDes接口模塊連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)生成測(cè)試序列，并將生成的測(cè)試序列通過所述^rDes接口模塊和另一個(gè)所述krDes接口模塊發(fā)送給另一個(gè)所述CPU互聯(lián)裝置上的測(cè)試模塊；所述測(cè)試模塊，還用于通過所述^rDes接口模塊和另一個(gè)所述krDes接口模塊接收另一個(gè)所述CPU互聯(lián)裝置上的測(cè)試模塊生成的測(cè)試序列，并對(duì)接收到的測(cè)度序列進(jìn)行數(shù)據(jù)校驗(yàn)。
4.根據(jù)權(quán)利要求2或3所述CPU互聯(lián)裝置，其特征在于，所述QPI接口模塊還用于周期性進(jìn)行數(shù)據(jù)訓(xùn)練，以使所述CPU互聯(lián)裝置的隨路時(shí)鐘沿與發(fā)送QPI數(shù)據(jù)沿的中心對(duì)齊；所述 CPU互聯(lián)裝置還包括緩沖模塊，分別與所述^rDes接口模塊和所述QPI接口模塊連接，用于對(duì)所述krDes 接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊訓(xùn)練結(jié)束后將緩沖的并行QPI 數(shù)據(jù)發(fā)送給所述QPI接口模塊。
5.根據(jù)權(quán)利要求4所述CPU互聯(lián)裝置，其特征在于，還包括空包生成模塊，與所述QPI接口模塊連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式CPU 互聯(lián)裝置時(shí)生成空包，并輸出給所述QPI接口模塊。
6.根據(jù)權(quán)利要求3所述CPU互聯(lián)裝置，其特征在于，還包括分別與所述測(cè)試模塊和所這數(shù)據(jù)校驗(yàn)?zāi)K連接的中斷處理模塊；所述數(shù)據(jù)校驗(yàn)?zāi)K在數(shù)據(jù)出錯(cuò)時(shí)，通過所述中斷處理模塊將校驗(yàn)結(jié)果上報(bào)給所述BMC管理模塊；所述測(cè)試模塊在確定接收到測(cè)試序列出錯(cuò)時(shí)，通過所述中斷處理模塊將測(cè)試結(jié)果上報(bào)給所述BMC管理模塊。
7.根據(jù)權(quán)利要求3所述CPU互聯(lián)裝置，其特征在于，還包括第一選擇模塊，分別與所述測(cè)試模塊、所述QPI接口模塊、所述^rDes接口模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述測(cè)試模塊輸出的測(cè)試序列發(fā)送給所述krDes接口模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)，將所述QPI接口模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊；所述第一選擇模塊，還用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)，將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述QPI 接口模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K；所述數(shù)據(jù)校驗(yàn)?zāi)K，具體用于對(duì)所述第一選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。
8.根據(jù)權(quán)利要求3所述CPU互聯(lián)裝置，其特征在于，還包括第二選擇模塊，分別與所述測(cè)試模塊、所述QPI接口模塊、所述^rDes接口模塊和緩沖模塊以及所述數(shù)據(jù)校驗(yàn)?zāi)K連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述測(cè)試模塊輸出的測(cè)試序列發(fā)送給所述krDes接口模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)， 將所述QPI接口模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊；所述第二選擇模塊，還用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)，將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述緩沖模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K；所述緩沖模塊，還與所述QPI接口模塊連接，用于對(duì)所述第二選擇模塊輸出的并行QPI 數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊訓(xùn)練結(jié)束后將緩沖的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊；所述數(shù)據(jù)校驗(yàn)?zāi)K，具體用于對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述第二選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊。
9.根據(jù)權(quán)利要求3所述CPU互聯(lián)裝置，其特征在于，還包括第二選擇模塊，分別與所述測(cè)試模塊、所述QPI接口模塊、所述^rDes接口模塊和緩沖模塊以及所述數(shù)據(jù)校驗(yàn)?zāi)K連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述測(cè)試模塊輸出的測(cè)試序列發(fā)送給所述krDes接口模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)， 將所述QPI接口模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述krDes接口模塊；所述第二選擇模塊，還用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述krDes接口模塊輸出的、來自于另一個(gè)所述測(cè)試模塊的測(cè)試序列發(fā)送給所述測(cè)試模塊；在所述CPU互聯(lián)裝置處于正常模式時(shí)，將所述^rDes接口模塊輸出的并行QPI數(shù)據(jù)分別發(fā)送給所述緩沖模塊和所述數(shù)據(jù)校驗(yàn)?zāi)K；所述緩沖模塊，還與第三選擇模塊連接，用于對(duì)所述第二選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行緩沖，在所述QPI接口模塊訓(xùn)練結(jié)束后將緩沖的并行QPI數(shù)據(jù)發(fā)送給所述第三選擇模塊；所述數(shù)據(jù)校驗(yàn)?zāi)K，具體用于對(duì)QPI接口模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；對(duì)所述第二選擇模塊輸出的并行QPI數(shù)據(jù)進(jìn)行數(shù)據(jù)校驗(yàn)，在數(shù)據(jù)錯(cuò)誤時(shí)將校驗(yàn)結(jié)果上報(bào)給BMC管理模塊；所述第三選擇模塊，還與所述QPI接口模塊和空包生成模塊連接，用于將在所述CPU互聯(lián)裝置處于正常模式時(shí)，將所述緩沖模塊輸出的并行QPI數(shù)據(jù)發(fā)送給所述QPI接口模塊；在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，將所述空包生成模塊生成的空包發(fā)送給所述QPI接口模塊；空包生成模塊，所述QPI接口模塊連接，用于在所述CPU互聯(lián)裝置處于測(cè)試模式時(shí)，生成的空包并輸出給所述第三選擇模塊。
全文摘要
本發(fā)明提供一種CPU互聯(lián)裝置，包括QPI接口模塊，與CPU的QPI接口連接，用于將CPU發(fā)送的串行QPI數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；SerDes接口模塊，分別與QPI接口模塊和另一個(gè)SerDes接口模塊連接，用于接收QPI接口模塊輸出的并行QPI數(shù)據(jù)，并將QPI接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成高速串行SerDes數(shù)據(jù)后發(fā)送給另一個(gè)SerDes接口模塊；另一個(gè)SerDes接口模塊位于另一個(gè)CPU互聯(lián)裝置上；SerDes接口模塊，還用于接收另一個(gè)SerDes接口模塊發(fā)送的高速串行SerDes數(shù)據(jù)，并將接收到的高速串行SerDes數(shù)據(jù)轉(zhuǎn)換成并行QPI數(shù)據(jù)；QPI接口模塊，還用于將SerDes接口模塊輸出的并行QPI數(shù)據(jù)轉(zhuǎn)換成串行QPI數(shù)據(jù)發(fā)送給CPU。
文檔編號(hào)G06F15/163GK102301364SQ201180000979
公開日2011年12月28日 申請(qǐng)日期2011年6月27日 優(yōu)先權(quán)日2011年6月27日
發(fā)明者侯新宇, 常勝, 楊榮玉 申請(qǐng)人:華為技術(shù)有限公司