專利名稱：一種數(shù)據(jù)地址編碼的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)地址編碼的方法及裝置。
背景技術(shù)：
高端通信芯片通常為了節(jié)省面積和成本，使用eDRAM(embedded dynamic random access memory,片內(nèi)動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)，存放 QIT (Queue Information Table, 隊(duì)列信息表項(xiàng))的存儲(chǔ)器Memory通常選用IBManternational Business Machines Corporation，國際商業(yè)機(jī)器公司)的偽雙端口(PTP)的eDRAM。但是在所述PTP發(fā)生 bank (塊)沖突時(shí)，性能會(huì)下降。假如所述PTP不發(fā)生bank沖突，能達(dá)到600Mpps的寫帶寬和600Mpps的讀帶寬，帶寬之和為1200Mpps，但是如果所述PTP發(fā)生bank沖突，則帶寬之和最差可以為300Mpps，這顯然嚴(yán)重影響了系統(tǒng)的性能?，F(xiàn)有技術(shù)中，通過以下方式處理bank 沖突將編碼前的總地址分離出bank地址，將所述bank地址發(fā)送到片內(nèi)的SRAM(Matic RAM，具有靜止存取功能的內(nèi)存)，所述SRAM內(nèi)部保存有編碼前的地址和編碼后的地址一一對應(yīng)的表項(xiàng)，所述編碼前的地址和編碼后的地址在所述SRAM內(nèi)部以具體的地址形式存在， 以二進(jìn)制數(shù)表示，即所述編碼前的地址既可以表示所述bank地址，也可以表示所述編碼前的總地址，所述編碼后的地址既可以表示所述bank地址，也可以表示所述編碼后的總地址，根據(jù)發(fā)送到所述SRAM內(nèi)部的編碼前的bank地址查詢出一一對應(yīng)的編碼后的bank地址，再經(jīng)過地址匯聚，得到編碼后的總地址。所述編碼前的總地址包括所述bank地址。然而，現(xiàn)有技術(shù)中在處理bank沖突時(shí)，由于bank地址的位寬最多有5位，位寬小， 周期性明顯，造成編碼后的總地址屬于同一個(gè)bank的規(guī)律性很強(qiáng)，導(dǎo)致抗攻擊和抗干擾能力差，并且在查詢SRAM的表項(xiàng)時(shí)需要占用2n*N(N為比特?cái)?shù))比特容量的SRAM，需要的資源多，成本高。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種數(shù)據(jù)地址編碼的方法及裝置，可以有效防止攻擊并且在處理bank沖突時(shí)需要的資源少，成本低。為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案一種數(shù)據(jù)地址編碼的方法，包括接收編碼前地址；通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)；根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。一種數(shù)據(jù)地址編碼的裝置，包括接收單元，用于接收輸入的編碼前地址；邏輯推導(dǎo)模塊，用于通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，并根據(jù)所述異或運(yùn)算的結(jié)果得到編碼后地址，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)。獲得單元，用于根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。本發(fā)明實(shí)施例提供的一種數(shù)據(jù)地址編碼的方法及裝置，將接收到的編碼前地址， 通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。與現(xiàn)有技術(shù)中在處理bank沖突時(shí)，通過編碼前的地址和編碼后的地址的一一對應(yīng)的關(guān)系進(jìn)行查表，造成編碼后的總地址屬于同一個(gè)bank的規(guī)律性很強(qiáng)，導(dǎo)致抗攻擊和抗干擾能力差相比，本發(fā)明實(shí)施例提供的方案在處理bank沖突時(shí)根據(jù)預(yù)設(shè)變換多項(xiàng)式對編碼前地址進(jìn)行地址變換，得出的編碼后的地址是沒有規(guī)律的， 可以有效防止攻擊。同時(shí)，本發(fā)明實(shí)施例提供的方案，如果編碼前地址為N比特，在對N比特的編碼前地址進(jìn)行地址變換時(shí)所需的資源為N*N比特，與現(xiàn)有技術(shù)中在查詢SRAM的表項(xiàng)時(shí)需要占用 2n*N(N為比特?cái)?shù))比特容量的SRAM，花費(fèi)的資源多，成本高相比，本發(fā)明實(shí)施例提供的方案需要的資源少，成本低。


為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本發(fā)明實(shí)施了 1提供的一種數(shù)據(jù)地址編碼的方法的流程圖；圖2為本發(fā)明實(shí)施了 1提供的一種數(shù)據(jù)地址編碼的裝置的框圖；圖3為本發(fā)明實(shí)施了 2提供的邏輯推導(dǎo)電路示意圖；圖4為本發(fā)明實(shí)施了 2提供的預(yù)設(shè)變換多項(xiàng)式圖表。
具體實(shí)施例方式下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。實(shí)施例1本發(fā)明實(shí)施例提供一種數(shù)據(jù)地址編碼的方法，如圖1所示，該方法包括步驟101，接收編碼前地址；步驟102，通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)；步驟103，根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。為了實(shí)現(xiàn)上述一種數(shù)據(jù)地址編碼的方法，本發(fā)明還提供一種數(shù)據(jù)地址編碼的裝置，如圖2所示，該裝置包括接收單元201，邏輯推導(dǎo)模塊202。
接收單元201，用于接收輸入的編碼前地址；邏輯推導(dǎo)模塊202，用于通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，并根據(jù)所述異或運(yùn)算的結(jié)果得到編碼后地址，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)。本發(fā)明實(shí)施例提供的一種數(shù)據(jù)地址編碼的方法及裝置，通過邏輯推導(dǎo)模塊從多個(gè)預(yù)設(shè)變換多項(xiàng)式中選擇不同的變換多項(xiàng)式，對輸入的編碼前地址的的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，獲得編碼后的地址，通過實(shí)驗(yàn)數(shù)據(jù)可以看出得到的編碼后的地址是隨機(jī)的。與現(xiàn)有技術(shù)中在處理bank沖突時(shí)，編碼前的地址和編碼后的地址是一一對應(yīng)的關(guān)系，進(jìn)行查表得出的編碼后的地址屬于同一個(gè)bank的規(guī)律性很強(qiáng)，導(dǎo)致抗攻擊和抗干擾能力差相比， 本發(fā)明實(shí)施例提供的方案在處理bank沖突時(shí)根據(jù)預(yù)設(shè)變換多項(xiàng)式對編碼前地址進(jìn)行地址變換，得出的編碼后的地址是沒有規(guī)律的，可以有效防止攻擊。同時(shí)，本發(fā)明實(shí)施例提供的方案，如果編碼前地址為N比特，在對所述N比特的編碼前地址進(jìn)行地址變換時(shí)所需的資源為N*N比特，與現(xiàn)有技術(shù)中在查詢SRAM的表項(xiàng)時(shí)需要占用2n*N比特容量的SRAM，花費(fèi)的資源多，成本高相比，本發(fā)明實(shí)施例提供的方案需要的資源少，成本低。實(shí)施例2本發(fā)明實(shí)施例提供的方案以128K個(gè)QIT(Queue Information Table，隊(duì)列信息表項(xiàng))的 eDRAM(embedded dynamic random access memory,片內(nèi)動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器)， QID(Queue Identification，隊(duì)列信息中的具體表項(xiàng))為17比特為例進(jìn)行描述，所述QID 為所述QIT中的具體表項(xiàng)的地址。需要說明的是，本發(fā)明提供的一種隨機(jī)編碼的方法可以根據(jù)實(shí)際需要確定使用eDRAM的片數(shù)，從而本發(fā)明的適用范圍可以拓展為任意比特。本發(fā)明可以使用eDRAM，也可以使用DRAM (Dynamic Random Access Memory，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)，DDR(Double Data Rate，雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器)。本實(shí)施例提供一種數(shù)據(jù)地址編碼的方法，參照圖1所示的數(shù)據(jù)地址編碼的流程圖，該方法具體包括步驟101，接收編碼前地址；具體地，可以為系統(tǒng)接收輸入的N比特的編碼前地址，所述N可以為任意的自然數(shù)，以便于對超大容量的編碼前的地址和較小的容量的編碼前的地址進(jìn)行隨機(jī)編碼，獲得編碼后的地址。例如，在本發(fā)明中以所述編碼前地址為17比特為例進(jìn)行描述，即編碼前的QID 為17比特，所述編碼前地址中的低三位確定所述QID屬于哪一片eDRAM，即編碼前的QID 中的第0位、第1位、第2位確定所述QID屬于哪一片eDRAM。例如所述編碼前的QID為 00000000001100110，則所述 QID 屬于第 6 片 eDRAM。所述編碼前地址中的次低四位確定是QID屬于哪一個(gè)Bank，即編碼前的QID中的第3位、第4位、第5位、第6位確定所述QID屬于哪一個(gè)Bank。例如所述編碼前的QID為 00000000001100110，則所述 QID 屬于第 12 個(gè) Bank。當(dāng)所述編碼前地址為10比特時(shí)，所述編碼前地址中的低三位確定所述QID屬于哪一片eDRAM，即編碼前的QID中的第0位、第1位、第2位確定所述QID屬于哪一片eDRAM。 例如所述編碼前的QID為0001100110，則所述QID屬于第6片eDRAM。所述編碼前地址中的次低四位確定是QID屬于哪一個(gè)Bank，即編碼前的QID中的第3位、第4位、第5位、第6 位確定所述QID屬于哪一個(gè)Bank。例如所述編碼前的QID為0001100110，則所述QID屬于第 12 個(gè) Bank。步驟102，通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)；所述邏輯推導(dǎo)模塊用于對接收到的所述多個(gè)編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，以獲得隨機(jī)的編碼后的地址，所述邏輯推導(dǎo)模塊包含M個(gè)N比特的寄存器陣列，所述M個(gè)N比特的寄存器陣列是根據(jù)多個(gè)預(yù)設(shè)變換多項(xiàng)式靜態(tài)配置的，M為大于0的自然數(shù)，N為大于0的自然數(shù)，且M與N相等，即N位的所述編碼前地址，需要對應(yīng)著有N位的編碼后地址。所述預(yù)設(shè)變換多項(xiàng)式可以為out = in^inhiWin^inhin9+^其中，in表示輸入變量，out表示輸出變量。 具體地，根據(jù)圖3所示的邏輯推導(dǎo)電路進(jìn)行推導(dǎo)，可以得出以下化簡后的17個(gè)預(yù)設(shè)變換多
項(xiàng)式，包括
outl6 ==in9"inll"inl3"inl4"inl5"inl6
outl5 ==in8"inl0"inl2"inl3"inl4"inl5
outl4 ==in7"in9"inH"inl2"inl3"inl4
outl3 ==in6"in8"inl0"inll"inl2"inl3
outl2 ==in5"in7" η9" η10" η Γ η12 ；
outll ==in4"in6"in8"in9"inlO'inll ；
outlO ==in3"in5"in7"in8"inS"inlO ；
out9 =in2"in4"in6"in7"in8"in9 ；
out8 =inl"in3"in5"in6"in7"in8 ；
out7 =inO"in2"in4"in5"in6"in7 ；
out6 =inl"in3"in4"in5"in6"in9"inll"inl3"inl4"inl5"
out5 =inO"in2"in3"in4"in5"in8"inl0"inl2"inl3"inl4"
out4 =inl"in2"in3"in4"in7"inl2"inl5"inl6 ；
out3 =inO"inl"in2"in3"in6"i nil"inl4"inl5 ；
out2 =inO"inl"in2"in5"in9"inlO"inll"inl5"inl6 ；
outl =inO"inl"in4"in6"in8"inlO"inll"inl3"inl6 ；
outO =inO"in3"in7"inl0"inirinl3~inl4~inl6，其中 Out
值，所述I的取值為0至16，in J表示第J位的輸入值，所述J的取值為0至16，所述輸出變量和所述輸入變量以二進(jìn)制的形式表示。 所述化簡后的17個(gè)預(yù)設(shè)變換多項(xiàng)式，可以轉(zhuǎn)化成圖表，如圖4所示。當(dāng)輸入17位的所述編碼前的地址時(shí)，可依次從高位到低位獲得編碼后的地址的輸出值，例如獲得最高位out 16的輸出值時(shí)，依次取輸入的所述編碼前的地址的第9位、第11位、第13位、第14 位、第15位、第16位，進(jìn)行異或計(jì)算，得到的異或值即為編碼后的地址的第16位的輸出值， 同理，依次獲得其他位的輸出值。
所述靜態(tài)配置的M個(gè)N比特的寄存器陣列可以根據(jù)所述化簡后的17個(gè)邏輯式進(jìn)行靜態(tài)配置，其中，M與N相等，在本發(fā)明中進(jìn)行地址變換共需要M個(gè)N比特的資源，即需要 17*17 = 289比特的資源，本發(fā)明所述M個(gè)N比特的寄存器陣列的可配置性很高，并且所述靜態(tài)配置的M個(gè)N比特的寄存器陣列提供了良好的接口。所述多個(gè)預(yù)設(shè)變換多項(xiàng)式靜態(tài)配置在所述邏輯推導(dǎo)模塊中的M個(gè)N比特的寄存器陣列上。步驟303，根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。通過對所述觀9比特的寄存器的靜態(tài)配置，根據(jù)獲得的所述編碼前的地址通過所述邏輯推導(dǎo)模塊從多個(gè)預(yù)設(shè)變換多項(xiàng)式中選擇不同的變換多項(xiàng)式，對所述多個(gè)編碼前地址的比特位進(jìn)行異或運(yùn)算，可以產(chǎn)生隨機(jī)的一一映射的編碼后地址。所述編碼后的地址的為 17比特，即編碼后的QID為17比特，所述編碼后地址中的低三位確定所述QID屬于哪一片 eDRAM，所述編碼前地址中的次低四位確定是QID屬于哪一個(gè)Bank。根據(jù)本發(fā)明實(shí)施例提供的方案進(jìn)行實(shí)驗(yàn)，獲得以下實(shí)驗(yàn)數(shù)據(jù)表
權(quán)利要求
1.一種數(shù)據(jù)地址編碼的方法，其特征在于，包括 接收編碼前地址；通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)； 根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。
2.根據(jù)權(quán)利要求1所述的一種數(shù)據(jù)地址編碼的方法，其特征在于，當(dāng)所述編碼前地址的比特位為17時(shí)，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式包括outl6 = in9"in11"in13"in14"in15"in16 ； outl5 = in8"inl0"inl2"inl3"inl4"inl5 ； outl4 = in7"in9"inirinl2"inl3"inl4 ； outl3 = in6"in8"inl0"inll"inl2"inl3 ； outl2 = in5"in7"in9"inl0"inll"inl2 ； out11 = in4"in6"in8"in9"inl0"inll ； outlO = in3"in5"in7"in8"in9"inl0 ； out9 = in2"in4"in6"in7"in8"in9 ； out8 = inl"in3"in5"in6"in7"in8 ； out7 = in0"in2"in4"in5"in6"in7 ；out6 = inl"in3"in4"in5"in6"in9"inll"inl3"inl4"inl5"inl6 ；out5 = in0"in2"in3"in4"in5"in8"inl0"inl2"inl3"inl4"inl5 ；out4 = inl"in2"in3"in4"in7"inl2"inl5"inl6 ；out3 = in0"inl"in2"in3"in6"inll"inl4"inl5 ；out2 = in0"inl"in2"in5"in9"inl0"inll"inl5"inl6 ；outl = in0"inl"in4"in6"in8"inl0"inll"inl3"inl6 ；outO = in0"in3"in7"inl0"inll"inl3"inl4"inl6，其中，out I為第I位的輸出值，所述I的取值為O至16，in J為第J位的輸入值，所述J的取值為O至16。
3.—種數(shù)據(jù)地址編碼的裝置，其特征在于，包括； 接收單元，用于接收輸入的編碼前地址；邏輯推導(dǎo)模塊，用于通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，并根據(jù)所述異或運(yùn)算的結(jié)果得到編碼后地址，其中，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式分別與所述編碼后地址中的多個(gè)比特位一一對應(yīng)。
4.根據(jù)權(quán)利要求3所述的一種數(shù)據(jù)地址編碼的裝置，其特征在于，當(dāng)所述編碼前地址的比特位為17時(shí)，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式包括；outl6 =in9'~inll"inl3"inl4"inl5"inl6outl5 =in8'~inlO"inl2"inl3"inl4"inl5outl4 =in7''in9"inH"inl2"i nl3"inl4outl3 =in6'in8"inlO'inU"inl2"inl3 ；outl2 =in5'in7" η9" η10" η Γ η12 ；outll =in4'in6"in8"in9"inl0"inll ；outlO ==in2"in5"in " ηδ"inS"inlO ；out9 =in2"in4"in6"in7"in8"in9out8 =inl"in3"in5"in6"in7"in8out7 =inO"in2"in4"in5"in6"in7out6 =inl"in3"in4"in5"in6"in9"inll"inl3"inl4"inl5'inl6 ；out5 =inO"in2"in3"in4"in5"in8"inlO"inl2"inl3"inl4'inl5 ；out4 =inl"in2"in3"in4"in7"inl2"inl5"inl6 out3 =inO"inl"in2"in3"in6"inll"inl4"inl5 out2 =inO"inl"in2"in5"in9"inlO"inll"inl5"inl6 ；outl =inO"inl"in4"in6"in8"inlO"inll"inl3"inl6 ；outO =inO"in3"in7"inl0"inirinl3"inl4"inl6，其中，out I 為第所述I的取值為0至16，in J為第J位的輸入值，所述J的取值為0至16。
5.根據(jù)權(quán)利要求3-4中任一個(gè)所述的一種數(shù)據(jù)地址編碼的裝置，其特征在于，所述多個(gè)預(yù)設(shè)變換多項(xiàng)式靜態(tài)配置在所述邏輯推導(dǎo)模塊中的多個(gè)寄存器陣列上。
6.根據(jù)權(quán)利要求5所述的一種數(shù)據(jù)地址編碼的裝置，其特征在于，所述邏輯推導(dǎo)模塊包括多個(gè)寄存器陣列，所述多個(gè)寄存器陣列與編碼后地址中的多個(gè)比特位一一對應(yīng)，所述寄存器陣列用于從所述多個(gè)變換多項(xiàng)式中選擇對應(yīng)的變換多項(xiàng)式，所述對編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，并輸出所述異或運(yùn)算結(jié)果；所述多個(gè)寄存器陣列中分別包括多個(gè)寄存器，每個(gè)寄存器陣列中所包括的寄存器與所述編碼前地址的比特位一一對應(yīng)，所述多個(gè)寄存器陣列中的寄存器用于保存編碼前地址的對應(yīng)比特位，并且根據(jù)所述對應(yīng)的變換多項(xiàng)式輸出異或運(yùn)算結(jié)果。
7.根據(jù)權(quán)利要求6所述的一種數(shù)據(jù)地址編碼的裝置，其特征在于，所述邏輯推導(dǎo)模塊還能通過將所述多個(gè)預(yù)設(shè)變換多項(xiàng)式固化在特定的硬件上實(shí)現(xiàn)。
全文摘要
本發(fā)明公開一種數(shù)據(jù)地址編碼的方法及裝置，涉及通信技術(shù)領(lǐng)域，可以有效防止攻擊并且在處理bank沖突時(shí)需要的資源少，成本低。本發(fā)明實(shí)施例提供的方案通過多個(gè)預(yù)設(shè)變換多項(xiàng)式，對接收到的所述編碼前地址的一個(gè)或多個(gè)比特位進(jìn)行異或運(yùn)算，根據(jù)所述異或運(yùn)算的結(jié)果，得到編碼后地址。本發(fā)明實(shí)施例提供的方案適合于對DRAM需要大容量，對性能要求高、可靠性要求高、有防止攻擊需求的設(shè)計(jì)時(shí)應(yīng)用。
文檔編號(hào)G06F12/02GK102265266SQ201180000780
公開日2011年11月30日 申請日期2011年6月1日 優(yōu)先權(quán)日2011年6月1日
發(fā)明者杜文華, 畢子學(xué), 范純磊 申請人:華為技術(shù)有限公司