專利名稱：基于pci總線的高速數(shù)據(jù)采集模塊的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及電子對抗領(lǐng)域及無線電頻譜管理技術(shù)領(lǐng)域，特別是高性能數(shù)字化搜索接收機(jī)的核心部件技術(shù)領(lǐng)域。
背景技術(shù)：
現(xiàn)有數(shù)字化捜索設(shè)備對信號(hào)的偵察采用模擬體制進(jìn)行頻率測量及其電平檢測，測量誤差較大、處理帶寬窄(小于0. 5MHz)、搜索速度慢(小于500MH z/s)，且處理結(jié)果不直觀，難以滿足復(fù)雜電磁環(huán)境下對通信信號(hào)截獲和分析處理的要求。
發(fā)明內(nèi)容本實(shí)用新型目的在于提出ー種能克服現(xiàn)有技術(shù)缺陷，滿足復(fù)雜電磁環(huán)境下對通信信號(hào)截獲和分析處理的要求的基于PCI總線的高速數(shù)據(jù)采集模塊。本實(shí)用新型由高速采樣單元、高速數(shù)據(jù)存儲(chǔ)和控制單元和PCI接ロ單元組成；高速采樣單元包括與中頻信號(hào)接入端連接的變壓器，所述變壓器的輸出端經(jīng)放大電路與A/D模數(shù)轉(zhuǎn)換電路連接；高速數(shù)據(jù)存儲(chǔ)和控制單元包括相互連接的數(shù)據(jù)緩存FIFO電路和FPGA邏輯控制電路，在FPGA邏輯控制電路上設(shè)有時(shí)鐘控制器輸入端；所述FPGA邏輯控制電路還與所述放大電路的ー個(gè)輸入端連接，所述FPGA邏輯控制電路還通過時(shí)鐘變換器與A/D模數(shù)轉(zhuǎn)換電路連接；所述A/D模數(shù)轉(zhuǎn)換電路的輸出端與數(shù)據(jù)緩存FIFO電路連接；所述數(shù)據(jù)緩存FIFO電路與PCI接ロ單元連接；所述PCI接ロ單元為S5935總線控制器電路。本實(shí)用新型的工作原理是首先模擬中頻信號(hào)經(jīng)過模擬信號(hào)預(yù)處理單路，將調(diào)整后的模擬信號(hào)輸入A/D模數(shù)轉(zhuǎn)換電路進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)過模數(shù)轉(zhuǎn)換的14bit數(shù)字信號(hào)存入數(shù)據(jù)緩存FIFO電路，最后通過PCI接ロ単元將數(shù)據(jù)以DMA方式送入PC104內(nèi)存進(jìn)行實(shí)時(shí)分析與處理。本實(shí)用新型通過在FPGA邏輯控制電路中設(shè)計(jì)的控制邏輯，將外部數(shù)據(jù)緩存FIFO電路和PCI接ロ單元的內(nèi)部FIFO串聯(lián)起來，并保證PC104接收數(shù)據(jù)的幀連續(xù)性。本實(shí)用新型的優(yōu)點(diǎn)I、模擬中頻信號(hào)經(jīng)模擬信號(hào)預(yù)處理単元變換成差分信號(hào)，對模擬信號(hào)的偶次諧波具有較好的共模抑制比。可以最大限度的發(fā)揮A/D模數(shù)轉(zhuǎn)換電路的瞬時(shí)動(dòng)態(tài)范圍和轉(zhuǎn)換靈敏度。2、采用數(shù)控中頻放大器，對模擬信號(hào)的增益進(jìn)行動(dòng)態(tài)調(diào)整，提高了采集模塊的動(dòng)態(tài)范圍。最終動(dòng)態(tài)范圍測量結(jié)果為>80dB。同時(shí)可編程放大器采用三線SPI控制模式，具有操作簡單，實(shí)現(xiàn)方便等優(yōu)點(diǎn)。3、采樣速率可變，實(shí)現(xiàn)不同的處理帶寬。A/D模數(shù)轉(zhuǎn)換電路采樣時(shí)鐘由FPGA分頻給出，這樣A/D模數(shù)轉(zhuǎn)換電路采樣時(shí)鐘可根據(jù)實(shí)際工程需要進(jìn)行調(diào)整設(shè)計(jì)軟件，而無需更改硬件電路，大大縮短設(shè)計(jì)周期，并且節(jié)約了可觀的成本。實(shí)際工程中使用采樣率為40MHz和I. 73MHz，分析帶寬分別為12MHz和200kHz，實(shí)現(xiàn)對寬帶信號(hào)的偵察與分析。4、大容量高速緩存。采用64K*18bit的大容量FIFO高速緩存，可由FPGA動(dòng)態(tài)配置其狀態(tài)信號(hào)輸出，適應(yīng)不同幀長及分辨率的數(shù)據(jù)需求。5、高速DMA數(shù)據(jù)傳輸機(jī)制。選用的PCI橋芯片具有硬件DMA控制器，實(shí)現(xiàn)數(shù)據(jù)以DMA方式傳輸，具有傳輸速度快，傳輸過程無需干預(yù)等優(yōu)點(diǎn)。實(shí)現(xiàn)數(shù)據(jù)高速傳輸?shù)墓δ?，大大提高了系統(tǒng)的搜索速度。6、采 集后的數(shù)字信號(hào)經(jīng)上位機(jī)處理后，可進(jìn)行頻譜顯示和參數(shù)測量，參數(shù)測量包括頻率、電平、帶寬等。測量結(jié)果多樣化，直觀化，為系統(tǒng)操作人員提供了多方位的參考信
o本實(shí)用新型為采用高采樣率對接收機(jī)前端輸出的中頻信號(hào)進(jìn)行數(shù)字化，可増大瞬時(shí)處理帶寬(達(dá)12MHz)，提高系統(tǒng)的搜索速度(達(dá)lGHz/s)，該產(chǎn)品是高性能數(shù)字化搜索接收機(jī)的核心部件。

圖I為本實(shí)用新型的一種結(jié)構(gòu)原理框圖。
具體實(shí)施方式
如圖I所示，本實(shí)用新型由高速采樣單元、高速數(shù)據(jù)存儲(chǔ)和控制單元和PCI接ロ單元組成。高速采樣單元包括與中頻信號(hào)接入端連接的變壓器1，變壓器I的輸出端經(jīng)放大電路2與A/D模數(shù)轉(zhuǎn)換電路3連接。高速數(shù)據(jù)存儲(chǔ)和控制單元包括相互連接的數(shù)據(jù)緩存FIFO電路4和FPGA邏輯控制電路5，在FPGA邏輯控制電路5上設(shè)有時(shí)鐘控制器輸入端。FPGA邏輯控制電路5還與放大電路2的ー個(gè)輸入端連接，F(xiàn)PGA邏輯控制電路5還通過時(shí)鐘變換器6與A/D模數(shù)轉(zhuǎn)換電路3連接。A/D模數(shù)轉(zhuǎn)換電路3的輸出端與數(shù)據(jù)緩存FIFO電路4連接。數(shù)據(jù)緩存FIFO電路4與PCI接ロ單元7連接。PCI接ロ單元7為S5935總線控制器電路。
權(quán)利要求1.基于PCI總線的高速數(shù)據(jù)采集模塊，其特征在于由高速采樣單元、高速數(shù)據(jù)存儲(chǔ)和控制單元和PCI接口單元組成；高速采樣單元包括與中頻信號(hào)接入端連接的變壓器，所述變壓器的輸出端經(jīng)放大電路與A/D模數(shù)轉(zhuǎn)換電路連接；高速數(shù)據(jù)存儲(chǔ)和控制單元包括相互連接的數(shù)據(jù)緩存FIFO電路和FPGA邏輯控制電路，在FPGA邏輯控制電路上設(shè)有時(shí)鐘控制器輸入端；所述FPGA邏輯控制電路還與所述放大電路的一個(gè)輸入端連接，所述FPGA邏輯控制電路還通過時(shí)鐘變換器與A/D模數(shù)轉(zhuǎn)換電路連接；所述A/D模數(shù)轉(zhuǎn)換電路的輸出端與數(shù)據(jù)緩存FIFO電路連接；所述數(shù)據(jù)緩存FIFO電路與PCI接口單元連接；所述PCI接口單元為S5935總線控制器電路。
專利摘要基于PCI總線的高速數(shù)據(jù)采集模塊，涉及電子對抗領(lǐng)域及無線電頻譜管理技術(shù)領(lǐng)域，由高速采樣單元、高速數(shù)據(jù)存儲(chǔ)和控制單元和PCI接口單元組成；高速采樣單元包括與中頻信號(hào)接入端連接的變壓器，變壓器的輸出端經(jīng)放大電路與A/D模數(shù)轉(zhuǎn)換電路連接；高速數(shù)據(jù)存儲(chǔ)和控制單元包括相互連接的數(shù)據(jù)緩存FIFO電路和FPGA邏輯控制電路，邏輯控制電路上設(shè)有時(shí)鐘控制器輸入端；邏輯控制電路還與放大電路的一個(gè)輸入端連接，邏輯控制電路還通過時(shí)鐘變換器與A/D模數(shù)轉(zhuǎn)換電路連接；A/D模數(shù)轉(zhuǎn)換電路的輸出端與數(shù)據(jù)緩存FIFO電路連接；數(shù)據(jù)緩存FIFO電路與PCI接口單元連接，產(chǎn)品能滿足復(fù)雜電磁環(huán)境下對通信信號(hào)截獲和分析處理的要求。
文檔編號(hào)G06F13/40GK202394225SQ20112052569
公開日2012年8月22日 申請日期2011年12月15日 優(yōu)先權(quán)日2011年12月15日
發(fā)明者力智 申請人:揚(yáng)州通信設(shè)備有限公司