專利名稱：一種具有ip模塊多重保護機制的數(shù)據(jù)處理卡的制作方法
技術領域：
本實用新型涉及IP模塊的保護及FPGA的動態(tài)局部重配置技術領域，具體地講，涉及一種具有IP模塊多重保護機制的數(shù)據(jù)處理卡。
背景技術：
近年來，單個FPGA實現(xiàn)電路規(guī)模不斷擴大，設計者可以在單個FPGA上實現(xiàn)一個完整的系統(tǒng)。IP模塊的出現(xiàn)為SOPC的設計提供了極大便利。設計者完成IP設計，需要相應的保護機制防止設計被非法復制、竊取或篡改。FPGA的重配置(也稱重構)技術分為全重構和局部重構，全重構是將整體配置比特流文件下載到FPGA中；局部重構相對復雜，它能夠改變系統(tǒng)部分功能的同時不影響系統(tǒng)其余部分的工作。而動態(tài)局部配置是在程序運行過程中進行，能實時改變硬件的配置，具有節(jié)約硬件資源和增強系統(tǒng)靈活性的優(yōu)點。動態(tài)局部重配置基于FPGA的模塊化設計，將整體設計劃分為若干模塊，有些是不可重構的，有些是可重構的，各個模塊實現(xiàn)在各自的區(qū)域中。在動態(tài)局部配置中，有一個固定的結構(總線宏)跨據(jù)在兩個模塊的邊界上，使各模塊在各自的區(qū)域內分別于這個固定的結構相連，這樣各個模塊既可以在規(guī)定的區(qū)域內實現(xiàn)又可以與鄰近模塊進行通信。

實用新型內容本實用新型要解決的技術問題是提供一種具有IP模塊多重保護機制的數(shù)據(jù)處理卡。本實用新型采用如下技術方案實現(xiàn)發(fā)明目的一種具有IP模塊多重保護機制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接SDRAM存儲器和Flash存儲器，所述FPGA芯片上設置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內部配置訪問通道、PCI Express總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設置局部重配置區(qū)域。作為對本技術方案的進一步限定，所述Flash存儲器中存儲有經過加密的數(shù)據(jù)處理算法IP模塊。作為對本技術方案的進一步限定，所述FPGA芯片上設置有物理擦除按鈕。與現(xiàn)有技術相比，本實用新型的優(yōu)點和積極效果是本實用新型的Flash存儲器中存儲有加密后的數(shù)據(jù)處理算法IP模塊，在FPGA芯片內嵌的MicroBlaze軟核的控制下， 讀取IP模塊并進行解密，再通過ICAP內部配置訪問通道寫入局部重配置區(qū)域，完成對不同數(shù)據(jù)的處理。PCI Express作為數(shù)據(jù)處理卡與上位機的通信接口，可以實現(xiàn)兩個設備間雙工的、串行的、差分數(shù)據(jù)高速傳輸，SDRAM存儲器主要用于程序運行過程中的數(shù)據(jù)緩存；用戶程序模塊通過IPIF接口掛載在PLB總線上，其中帶有局部重配置區(qū)域。局部重配置區(qū)域能實時改變硬件的配置，節(jié)約了硬件資源，增強了系統(tǒng)的靈活性。為了進一步保護存放在 Flash中數(shù)據(jù)處理IP模塊，F(xiàn)PGA芯片上還增加物理擦除按鈕和定時擦除功能。
圖1為本實用新型優(yōu)選實施例的結構方框圖。
具體實施方式

以下結合附圖和優(yōu)選實施例對本實用新型作更進一步的詳細描述。參見圖1，本實用新型包括FPGA芯片、SDRAM存儲器、Flash存儲器、PLB總線、微處理器、ICAP內部配置訪問通道、PCI Express總線接口、IPIF接口、用戶程序模塊、局部重配置區(qū)域、DMA控制器、本地存儲器總線(LMB)、MDM微處理器調試模塊和UART通信模塊。所述FPGA芯片連接SDRAM存儲器和Flash存儲器，所述FPGA芯片上設置PLB總線，所述PLB總線上分別連接微處理器、ICAP內部配置訪問通道、PCI Express總線接口、 IPIF接口，所述IPIF接口連接局部重配置區(qū)域和DMA控制器。DMA是一種高速的數(shù)據(jù)傳輸模式，允許在外部設備和存儲器之間直接讀寫數(shù)據(jù)，既不通過CPU，也不需要CPU干預。所述PLB總線還連接有本地存儲器總線(LMB)、MDM微處理器調試模塊和UART通信模塊，所述微處理器為MicroBlaze軟核。所述FPGA芯片上設置有物理擦除按鈕(圖中未示出)。Flash存儲器中存儲有經過加密的數(shù)據(jù)處理算法IP模塊，在FPGA芯片內嵌的 MicroBlaze軟核的控制下，讀取IP模塊并進行解密，再通過ICAP內部配置訪問通道寫入局部重配置區(qū)域，完成對不同數(shù)據(jù)的處理。為了進一步保護數(shù)據(jù)處理算法IP模塊，F(xiàn)PGA芯片上增加物理擦除按鈕和定時擦除功能PCI Express作為數(shù)據(jù)處理卡與上位機的通信接口，可以實現(xiàn)兩個設備間雙工的、 串行的、差分數(shù)據(jù)高速傳輸，SDRAM存儲器主要用于程序運行過程中的數(shù)據(jù)緩存；用戶程序模塊通過IPIF接口掛載在PLB總線上，其中帶有局部重配置區(qū)域。系統(tǒng)上電后，F(xiàn)PGA芯片首先進行全局配置，這部分主要完成MicroBlaze軟核和外設接口模塊的配置。全局配置采用主動并行(Master BPI)配置方式，全局配置完成后引導用戶程序執(zhí)行，用戶程序讀取存儲于FLASH中的數(shù)據(jù)處理算法IP模塊，將其解密后通過ICAP內部配置訪問通道完成對局部重配置區(qū)域的配置，此時完成整個系統(tǒng)硬件邏輯的搭建。整個設計的軟件系統(tǒng)由上位機控制軟件和FPGA芯片系統(tǒng)軟件構成。上位機控制軟件主要包括驅動程序和用戶應用軟件，F(xiàn)PGA芯片軟件主要包括外設驅動和用戶程序。上位機控制軟件主要實現(xiàn)將待處理的數(shù)據(jù)按照一定的要求打包后，通過PCI Express總線接口傳遞到數(shù)據(jù)處理卡，同時接受已經處理后的數(shù)據(jù)。通過上位機控制終端可以實現(xiàn)對FPGA芯片上各種外設的控制，例如可以設置板卡上的時鐘等。MicroBlaze軟核中的用戶程序首先完成數(shù)據(jù)處理算法IP模塊的局部配置，然后接收上位機的控制命令來啟動各外設。例如上位機準備好待處理的數(shù)據(jù)后，MicroBlaze軟核啟動DMA控制器讀取數(shù)據(jù)并啟動IP模塊進行數(shù)據(jù)處理。當用戶程序模塊接收到定時銷毀指令后啟動定時銷毀程序，待時間到時擦除存儲于FLASH中的數(shù)據(jù)處理算法IP模塊，或當物理擦除按鈕按下時執(zhí)行擦除動作。當然，上述說明并非對本實用新型的限制，本實用新型也不僅限于上述舉例，本技術領域的普通技術人員在本實用新型的實質范圍內所做出的變化、改型、添加或替換，也屬于本實用新型的保護范圍。
權利要求1.一種具有IP模塊多重保護機制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接 SDRAM存儲器和Flash存儲器，所述FPGA芯片上設置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內部配置訪問通道、PCI Express總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設置局部重配置區(qū)域。
2.根據(jù)權利要求1所述的數(shù)據(jù)處理卡，其特征是所述Flash存儲器中存儲有經過加密的數(shù)據(jù)處理算法IP模塊。
3.根據(jù)權利要求1所述的數(shù)據(jù)處理卡，其特征是所述FPGA芯片上設置有物理擦除按鈕。
專利摘要本實用新型公開了一種具有IP模塊多重保護機制的數(shù)據(jù)處理卡，包括FPGA芯片，所述FPGA芯片連接SDRAM存儲器和Flash存儲器，所述FPGA芯片上設置PLB總線，其特征是所述PLB總線上分別連接微處理器、ICAP內部配置訪問通道、PCIExpress總線接口、IPIF接口和DMA控制器，所述IPIF接口連接用戶程序模塊，所述用戶程序模塊上設置局部重配置區(qū)域。局部重配置區(qū)域能實時改變硬件的配置，節(jié)約了硬件資源，增強了系統(tǒng)的靈活性。
文檔編號G06F13/28GK202134003SQ20112026887
公開日2012年2月1日 申請日期2011年7月27日 優(yōu)先權日2011年7月27日
發(fā)明者孫雪雁, 李鵬 申請人:山東神戎電子股份有限公司